专利名称：一种专用集成电路中时钟树延迟时间的估计方法和系统的制作方法
技术领域：
本发明一般涉及集成电路设计，更具体地，涉及一种专用集成电路中时树延迟时间和时钟信号到达时间的估计方法和系统。
背景技术：
在集成电路技术领域中，专用集成电路(ASIC)是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求，在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。图1示出了现有的专用集成电路设计的流程，在步骤S101，生成门级网表(fete Level Netlist)，在步骤S102，进行布局(Full Placment)，该步骤是指确定所有的标准门单元和其他宏单位(Macro)的物理位置和朝向。在步骤S103，执行静态时序分析 (Static Timing Analysis)，该步骤对于时钟效应的预计采用理想时钟模型(Ideal Clock Model)的方式，这是因为这个时候，时钟树尚未建立起来，因而不能够使用抽取寄生参数 (Parasitics)，建立电路模型的方式来计算时钟信号在各个节点的真实到达时间(Arrival Time)，从而使得理想时钟模型成为时钟树插入之前，静态时序分析的时钟效应计算方式。 在步骤S104，插入时钟树(Insert Clock Tree) 0现有的时钟树插入过程可以手工完成， 也可以由电子设计自动化(EDA)工具来完成的，最流行的时钟树都采用自动化工具来完成。其基本原理是根据各负载时序器件到时钟源的距离，选择合适的分组方案及缓冲器 (buffer)，在适当的位置放置缓冲器以使时钟源到每个负载时序器件的时钟偏差最小化。 插入的由缓冲器组成的树状的信号中继网络被称为时钟树。如果插入的时钟树能够达到或者接近理想时钟模型中的时钟效应预计，那么时钟插入后的静态时序分析结果将会足够接近使用理想时钟模型的分析结果。从而保持时序的收敛性，达到设计的效果。然后在步骤 S105，进行带时钟的时序分析以及时钟树调节，在步骤S106，进行步线以及布线后时序收敛分析；最后在步骤S107，生成版图。这样，就完成了一个初步的设计流程。然而，上述图1的设计流程在现代超大规模专用集成电路的设计中遇到了一些问题，主要体现在两个方面。第一方面，理想时钟模型中，总是假设在同一个时钟树里面的所有节点具有同样 (或者非常接近)的到达时间，而在实际的时钟网络中，由于各种复杂的情形，往往不可能 (或者非常困难)达到这一目标。从而使得在时钟树插入之后，静态时序分析得到的结果与之前有较大差异，导致时序不收敛，设计失败。这种情况下往往需要更改理想时钟模型，并且使用更改后的模型重新进行全布局(Full Placement)，然后再插入时钟树；以增加迭代次数的代价来减小真实的时钟效应与理想时钟模型的差异。通常来说，时钟树插入本身就很耗时，而这样的迭代过程更是大大延长了设计周期。另一方面，随着专用集成电路的规模越来越大，时钟树插入这一工作本身也越来越耗时。对于千万门级的超大规模专用集成电路来讲，如果采用打平(Flatten)的设计方式，时钟树插入的耗时往往要以天甚至周来计算；这一情况增加了发现问题和解决问题的时间代价。上述两方面的问题都会造成产品设计周期过长，可能错过了有利的市场时机。
发明内容
因此，需要一种方法，该方法能够使得设计人员能够迅速估计插入的时钟树和理想时钟模型之间效应的差异，以及由该差异引起的时序分析结果的变化，从而减少设计时间。本发明提出了的一种专用集成电路中时树延迟时间和时钟信号到达时间的估计方法和系统，使用该方法改进的专用集成电路设计方法将审计流程从周为单位减少到天，设计人员能够迅速发现问题和解决问题，因此减少了设计时间，提高了设计效率。根据本发明的一个方面，提供了一种专用集成电路时钟树延迟时间的估计方法， 包括，获得该专用集成电路中与所述时钟树相关的网表和布局；根据与所述时钟树相关的网表，提取所述时钟树连接的负载时序器件的数量；根据与所述时钟树相关的布局，提取所述时钟树连接的负载时序器件的物理分布区域面积；根据与该专用集成电路同一工艺的历史数据中负载时序器件的数量、负载时序器件的物理分布区域面积与时钟树延迟时间的关系，估计该时钟树的延迟时间。根据本发明的另一个方面，提供了一种估计专用集成电路时钟信号到达时间的方法，包括获得该专用集成电路中与所述时钟信号相关的网表和布局信息；获得该专用集成电路中与所述时钟信号相关的全部时钟树；对于与该时钟信号相关的全部时钟树，使用权利要求1-9之一所述的方法估计每个时钟树的延迟时间；获得该时钟信号的完整时钟路径中其它器件的延时；对该时钟信号的完整时钟路径的全部延迟时间加和，获得该时钟信号的估计到达时间。根据本发明的再一个方面，提供了一种专用集成电路时钟树延迟时间的估计系统，包括，时钟树相关网表布局获得装置，用于获得该专用集成电路中与所述时钟树相关的网表和布局；负载时序器件数量提取装置，用于根据与所述时钟树相关的网表，提取所述时钟树连接的负载时序器件的数量；负载时序器件的物理分布区域面积提取装置，用于根据与所述时钟树相关的布局，提取所述时钟树连接的负载时序器件的物理分布区域面积；估计装置，用于根据与该专用集成电路同一工艺的历史数据中负载时序器件的数量、负载时序器件的物理分布区域面积与时钟树延迟时间的关系，估计该时钟树的延迟时间。根据本发明的又一个方面，提供了一种估计专用集成电路时钟信号到达时间的系统，包括时钟信号相关网表和布局获得装置，用于获得该专用集成电路中与所述时钟信号相关的网表和布局信息；时钟树获得装置，用于获得该专用集成电路中与所述时钟信号相关的全部时钟树；专用集成电路时钟树延迟时间的估计系统；其它器件延时获得装置，用于获得该时钟信号的完整时钟路径中其它器件的延时；估计到达时间获得装置，用于对该时钟信号的完整时钟路径的全部延迟时间加和，获得该时钟信号的估计到达时间。
通过对附图中本发明示例实施例方式的更详细描述，本发明的上述、以及其它目的、特征和优势将变得更加明显，其中，相同的参考标号通常代表本发明示例实施例方式中的相同部件。图1示出了现有的专用集成电路设计的流程；图加和图2b示意性地示出了一个理想时钟模型的情况下的电路拓扑；图3示意性地示出了本发明的一种专用集成电路中时钟树延迟时间的估计方法的流程；图4示意性地示出了实际的线性插值的流程；图5示意性地示出了线性插值计算的计算关系；图6示意性地示出了本发明的一种确定专用集成电路时钟信号到达时间的方法的流程；图7示出了一个专用集成电路设计的例子；图8示出了本发明的一种专用集成电路时钟树延迟时间的估计系统的框图；以及图9示出了本发明的一种估计专用集成电路时钟信号到达时间的系统的框图。
具体实施例方式将参照附图更加详细地描述本发明的优选实施方式，在附图中显示了本发明的优选实施例。然而，本发明可以以各种形式实现而不应该理解为被这里阐述的实施例所限制。 相反，提供这些实施例是为了使本发明更加透彻和完整，并且，完全将本发明的范围传达给本领域的技术人员。首先明确一些基本概念以便后面发明的描述。网表表达数字电路的器件的拓扑连接的文件或者数据结构，不包含器件的物理信息(例如，器件的物理位置，朝向等)。布局表达数字电路器件的物理位置信息(例如物理位置，朝向等)的文件或者数据结构。时钟树插入的由缓冲器组成的树状的信号中继网络被称为时钟树。因此，一个专用集成电路一般有一个或多个时钟树。
时钟树的延迟时间是指对于一个单独的时钟树，时钟信号从根节点到叶节点的传递时间为时钟树的延迟时间。时钟信号的到达时间是指时钟信号从芯片输入管脚(pad)出发，经过一个或者若干个时钟树以及器件所组成的时钟网络，最后到达负载时序器件的时钟管脚，所需要的传递时间。时钟树效应本发明中是指时钟树的时序效应，主要包括时钟树的延迟 (Latency)，和时钟树的延迟偏差(Skew)。本发明侧重于时钟树的延迟。图加和图2b示意性地示出了一个理想时钟模型的情况下的电路拓扑。其中HSS 是一个IP核，IP核antellectual Property core)是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。T)(DCLK是该IP核的一个时钟输出管脚，这个时钟信号在IP核外部通过连线连接到了一个D触发器；在IP核内部则通过一条很短的路径传到采样点Tfflata ；也就是说， Tfflata是以T)(DCLK的时钟信号为采样频率，来采样D触发器通过图中的组合逻辑网络 (Combinational)传递过来的数据信号。假设理想时钟模型设定该时钟网络中所有的节点的到达时间(AT)都为2ns，那么，为了保证Tfflata点能够正确地采样到数据，D触发器的信号传递到Tfflata点的总延时， 必须在一个时钟周期以内。在插入时钟树之后，电路的真实拓扑关系如图2b所示，由于在T)(DCLK和D触发器的时钟端时间存在若干缓冲器，导致D触发器的时钟端的时钟信号的到达时间，一定会大于T)(DCLK点的时钟到达时间；假设D触发器的时钟端信号的到达时间为3. 5ns (如图2b所示)。这一差异的直接后果是，数据信号从D触发器传递到Tfflata端所需要的传输时间比理想传输时间增加了 1.5ns(3.5ns-2.0ns)；如果组合逻辑网络的延时不能满足要求，那么 TXData端就不能够采到正确的值。并且，上述图2b中所表示出的时钟树插入之后对于信号传递路径上的时序约束条件的变化，是不能够在理想时钟模型的情况下被看到的；设计者往往需要等到时钟树插入之后，才能够发现图中从D触发器到Tfflata的路径的时序约束比理想时钟模型要更紧， 那么设计者必须重新进行全布局的迭代，通过减小D触发器和HSS这个IP核的距离，或者优化组合逻辑电路的方式弥补由于时钟树插入引起的时序约束的差异。而使用EDA工具插入时钟树进行分析的过程时间较长，可能要以周为单位，这样就导致延长了设计时间。上述实例是由于捕获时钟(capture clock)走的是IP的内部路径，其延时大大小于IP外部所插入的时钟树的延迟，从而使得时钟树的平衡成为不可能。另外，对于采用门控时钟器件触发与其相连的触发器这类设计，由于门控时钟器件的采样时钟是时钟树的中间节点，从而使该节点的时钟到达时间和其他节点的平衡成为不可能。此外，时钟网络本身设计的不合理性，也会导致时钟树的平衡变得非常困难，难以达到理想时钟模型中的该时钟各节点到达时间一致的假设。现代集成电路的设计发展趋势使得上述情况的应用情形的出现概率越来越高 (1)越来越多的芯片大量使用各种IP，使得上述实例的情况经常出现；( 门控时钟是一种非常流行的低功耗设计方法，而现在大规模集成电路对于功耗的要求日益严格，使得门控时钟器件的使用越来越普遍；C3)现代超大规模集成电路的功能的日益复杂，导致时钟拓
9扑本身也越来越复杂，这种复杂的拓扑连接会增加时钟树平衡的难度，从而使得时钟树插入之后的时序状况和理想时钟模型下的时序状况有巨大的差异。这种差异可能会导致时序的不收敛。而使时序重新回到收敛的轨道上则需要更多的迭代，也就以为这设计周期和设计成本的提高。针对上述问题，本发明首先提出了一种专用集成电路中时钟树延迟时间的估计方法，该方法能够根据历史上对同一工艺积累的设计数据，估计出某一时钟树的延迟时间。该方法如图3所示，根据图3，该方法包括在步骤S301，获得该专用集成电路中所述时钟树相关的网表和布局；设计过程中，集成电路设计工具能够根据设计人员的输入，提供专用集成电路的网表和布局；此外， 设计人员也可以获得该专用集成电路的网表和布局。该步骤中，只需要和所述时钟树相关的网表和布局即可，具体来说，与所述时钟树相关的网表至少包含构成该时钟树的源器件和负载时序器件及其连接关系，与所述时钟树相关的布局至少包含该时钟树的源端及终端的物理位置信息。这里，时钟树的源端为所述构成该时钟树的源器件的时钟输入端，时钟树的终端为所述构成该时钟树的源器件的时钟输出端。在步骤S302，根据所述时钟树相关的网表，提取所述时钟树连接的负载时序器件的数量；数字电路的每一个器件(包括IP)，都会有是否负载时序器件的标记，作为器件的特征之一，列举在设计的库文件中。因此，在获得时钟树相关的网表之后，根据器件类型，逐一查对库文件，就可以判断是否为负载时序器件。这样，就可以提取所述时钟树连接的所有负载时序器件的数量。在步骤S303，根据所述时钟树相关的布局，提取所述时钟树连接的负载时序器件的物理分布区域面积；在从时钟树相关的网表中获得上文所述的负载时序器件列表之后，通过查询布局文件(或数据结构)，可以获得指定负载时序器件的X维度和Y维度的布局坐标；然后获得与所述时钟树连接的全部负载时序器件的X维度布局坐标的最大值和最小值以及Y维度布局坐标的最大值和最小值；再计算与所述时钟树连接的全部负载时序器件X维度布局坐标的最大值与时钟树的源端X维度坐标之差的绝对值作为第一绝对值；计算与所述时钟树连接的全部负载时序器件Y维度布局坐标的最大值与时钟树的源端Y维度坐标之差的绝对值作为第二绝对值；计算与所述时钟树连接的全部负载时序器件X维度布局坐标的最小值与时钟树的源端X维度坐标之差的绝对值作为第三绝对值；计算与所述时钟树连接的全部负载时序器件Y维度布局坐标的最小值与时钟树的源端Y维度坐标之差的绝对值作为第四绝对值；再获得上述第一绝对值和第三绝对值的较大值，以及第二绝对值和第四绝对值的较大值；最后将获得的第一绝对值和第三绝对值的较大值，以及第二绝对值和第四绝对值的较大值进行加和就获得该组器件的物理分布区域面积。假设某个时钟树驱动了 5个寄存器，分别为Reg_0，Reg_l. . . Reg_4，其分布坐标为 (Xq，y0)，(X1, Y1)... (x4, y4)，这个时钟树的源端的坐标为(X_，Ysrc)，负载时序器件的物理分布区域面积计算方法如下X—latitude = max {abs (max {Xn} -Xsrc)，abs (min {Xn} -Xsrc)}Y—latitude = max {abs (max {Yn} -Ysrc)，abs (min {Yn} -Ysrc)}
Area = X_latitude+Y_latitudeη = 0,1,2,3,4之所以负载时序器件的物理分布区域面积是X维度和Y维度的加和而不是乘积， 是因为在芯片上走线的空间是曼哈顿空间(Manhattan Space)而不是欧氏空间。在一种实施方式中，源端X维度坐标和源端Y维度坐标可以通过以下方式获得从时钟树的终端往源端回溯，回溯过程中，如果遇到缓冲器，跳过缓冲器，继续追踪该缓冲器输入端连接；如果遇到芯片原始输入、时序器件的输出管脚、锁相环的输出管脚、或者定义为时钟源端的拓扑节点之一，则停止回溯，标记回溯点为时钟树的源端，从而可以得到定义为源端X维度坐标和源端Y维度坐标。时钟源端的拓扑节点可以由设计者定义，一个典型的例子是选择器(MUX)的输出，通常设计者会选择MUX定义为时钟树的源端。请注意，这里回溯遇到的器件为“时序器件”，而不是“负载时序器件”。在芯片中，可能会采用一个时序器件来产生时钟信号，该时序器件的输出端就成为时钟树根节点。而“负载时序器件”是指一个时钟树的负载，回溯的时候，由于方向是向源端，不可能会遇到该时钟的负载器件。在步骤S304，根据与该专用集成电路同一工艺的历史数据中负载时序器件的数量、负载时序器件的物理分布区域面积与时钟树延迟时间的关系，估计该时钟树的延迟时间。对于步骤S304，实现过程中，可以首先存储与该专用集成电路同一工艺的历史数据中负载时序器件的数量、负载时序器件的物理分布区域面积与时钟树延迟时间的关系， 具体来说，可以采用数据库存储，也可以采用更简单的列表，存储在存储器中，例如文件或者其他形式。以下的具体实施方式
中，假设以表的方式存储上述数据，表1示意性地示出了时钟树延迟时间历史数据表，其中，表1的横向坐标表示时钟树所具有的负载时序器件的数量，纵向坐标是负载时序器件的物理分布区域面积，表中的值表示该时钟树的延迟时间。具体获得如表1所述的历史数据后，可以通过查表的方式估计该时钟树的延迟时间。如果历史数据中不存在与特定的时钟信号的负载时序器件的数量、负载时序器件的物理分布区域面积的特定值，可以通过插值的方式来估计该时钟树的延迟时间。实际的线性插值的具体流程如图4所示，包括如下步骤在步骤S401，根据所需计算的时钟树的负载时序器件的数量和负载时序器件的物理分布区域面积，从与该专用集成电路同一工艺的历史数据中判断出用于线性插值计算的样本点。例如，时钟树tree_a，其负载时序器件的数量为观00，其负载时序器件的物理分布区域面积为3. 2mm，那么可以用于计算线性插值的样本点为表1中的(a)，(b)，(c), (d)的四个点。表1时钟树延迟历史数据表
权利要求
1.一种专用集成电路时钟树延迟时间的估计方法，包括， 获得该专用集成电路中与所述时钟树相关的网表和布局；根据与所述时钟树相关的网表，提取所述时钟树连接的负载时序器件的数量； 根据与所述时钟树相关的布局，提取所述时钟树连接的负载时序器件的物理分布区域面积；根据与该专用集成电路同一工艺的历史数据中负载时序器件的数量、负载时序器件的物理分布区域面积与时钟树延迟时间的关系，估计该时钟树的延迟时间。
2.根据权利要求1所述的方法，其中与所述时钟树相关的网表至少包含构成该时钟树的源器件和负载时序器件及其连接关系，与所述时钟树相关的布局至少包含该时钟树的源端及终端的物理位置信息，其中，时钟树的源端为所述构成该时钟树的源器件的时钟输入端，时钟树的终端为所述构成该时钟树的源器件的时钟输出端。
3.根据权利要求2所述的方法，其中根据与所述时钟树相关的网表，提取所述时钟树连接的负载时序器件的数量还包括获得与所述时钟树连接的负载时序器件列表。
4.根据权利要求1所述的方法，其中根据与所述时钟树相关的布局，提取所述时钟树连接的负载时序器件的物理分布区域面积包括获得与所述时钟树连接的全部负载时序器件的X维度和Y维度的布局坐标； 获得与所述时钟树连接的全部负载时序器件的X维度布局坐标的最大值和最小值以及Y维度布局坐标的最大值和最小值；计算与所述时钟树连接的全部负载时序器件X维度布局坐标的最大值与时钟树的源端X维度坐标之差的绝对值作为第一绝对值；计算与所述时钟树连接的全部负载时序器件Y维度布局坐标的最大值与时钟树的源端Y维度坐标之差的绝对值作为第二绝对值；计算与所述时钟树连接的全部负载时序器件X维度布局坐标的最小值与时钟树的源端X维度坐标之差的绝对值作为第三绝对值；计算与所述时钟树连接的全部负载时序器件Y维度布局坐标的最小值与时钟树的源端Y维度坐标之差的绝对值作为第四绝对值；获得上述第一绝对值和第三绝对值的较大值，以及第二绝对值和第四绝对值的较大值；将获得的第一绝对值和第三绝对值的较大值，以及第二绝对值和第四绝对值的较大值进行加和就获得该组器件的物理分布区域面积。
5.根据权利要求4所述的方法，其中所述源端X维度坐标和源端Y维度坐标通过以下方式获得从时钟树的终端往源端回溯，如果回溯遇到芯片原始输入、时序器件的输出管脚、锁相环的输出管、或者定义为时钟根节点的拓扑节点之一，则停止回溯，标记回溯点为时钟树的源端，从而获得所述源端X维度坐标和源端Y维度坐标。
6.根据权利要求1所述的方法，其中还包括存储与该专用集成电路同一工艺的历史数据中负载时序器件的数量、负载时序器件的物理分布区域面积与时钟树延迟时间的关系。
7.根据权利要求6所述的方法，其中与该专用集成电路同一工艺的历史数据中负载时序器件的数量、负载时序器件的物理分布区域面积与时钟树延迟时间的关系以表的方式存储，通过查表估计该时钟树的延迟时间。
8.根据权利要求6或7所述的方法，其中如果历史数据中不存在与特定的时钟信号的负载时序器件的数量、负载时序器件的物理分布区域面积对应的时钟树延迟时间的特定值，通过插值的方式来估计该时钟树的延迟时间。
9.根据权利要求8所述的方法，其中通过插值的方式来估计该时钟树的延迟时间包括采用线性插值，线性插值包括如下步骤根据提取的时钟树的负载时序器件的数量和负载时序器件的物理分布区域面积，从与该专用集成电路同一工艺的历史数据中判断出用于线性插值计算的样本点；对在负载时序器件的数量和负载时序器件的物理分布区域面积两个维度上的投影分别进行插值计算，得到四个计算值；计算四个计算值的平均值，为估计的该时钟树的延迟时间。
10.一种估计专用集成电路时钟信号到达时间的方法，包括获得该专用集成电路中与所述时钟信号相关的网表和布局信息； 获得该专用集成电路中与所述时钟信号相关的全部时钟树；对于与该时钟信号相关的全部时钟树，使用权利要求1-9之一所述的方法估计每个时钟树的延迟时间；获得该时钟信号在其完整时钟路径中其它器件的延时；对该时钟信号的完整时钟路径的全部延迟时间加和，获得该时钟信号的估计到达时间。
11.根据权利要求10所述的方法，其中所述其它器件包括输入输出缓冲器(10)，锁相环(PLL)，以及其它IP核。
12.根据权利要求10所述的方法，其中还包括将各时钟信号的估计到达时间标注到时钟网络的各个节点上。
13.一种专用集成电路时钟树延迟时间的估计系统，包括，时钟树相关网表布局获得装置，用于获得该专用集成电路中与所述时钟树相关的网表禾口布局；负载时序器件数量提取装置，用于根据与所述时钟树相关的网表，提取所述时钟树连接的负载时序器件的数量；负载时序器件的物理分布区域面积提取装置，用于根据与所述时钟树相关的布局，提取所述时钟树连接的负载时序器件的物理分布区域面积；估计装置，用于根据与该专用集成电路同一工艺的历史数据中负载时序器件的数量、 负载时序器件的物理分布区域面积与时钟树延迟时间的关系，估计该时钟树的延迟时间。
14.源端及终端的物理位置信息，其中，时钟树的源端为所述构成该时钟树的源器件的时钟输入端，时钟树的终端为所述构成该时钟树的源器件的时钟输出端。
15.根据权利要求14所述的系统，其中所述负载时序器件数量提取装置还包括 负载时序器件列表获得装置，用于获得与所述时钟树连接的负载时序器件列表。
16.根据权利要求13所述的系统，其中所述负载时序器件的物理分布区域面积提取装置执行如下步骤获得与所述时钟树连接的全部负载时序器件的X维度和Y维度的布局坐标； 获得连接的全部负载时序器件的X维度和Y维度的布局坐标的最大值和最小值； 获得与所述时钟树连接的全部负载时序器件的X维度布局坐标的最大值和最小值以及Y维度布局坐标的最大值和最小值；计算与所述时钟树连接的全部负载时序器件X维度布局坐标的最大值与时钟树的源端χ维度坐标之差的绝对值作为第一绝对值；计算与所述时钟树连接的全部负载时序器件Y维度布局坐标的最大值与时钟树的源端Y维度坐标之差的绝对值作为第二绝对值；计算与所述时钟树连接的全部负载时序器件X维度布局坐标的最小值与时钟树的源端X维度坐标之差的绝对值作为第三绝对值；计算与所述时钟树连接的全部负载时序器件Y维度布局坐标的最小值与时钟树的源端Y维度坐标之差的绝对值作为第四绝对值；获得上述第一绝对值和第三绝对值的较大值，以及第二绝对值和第四绝对值的较大值；将获得的第一绝对值和第三绝对值的较大值，以及第二绝对值和第四绝对值的较大值进行加和就获得该组器件的物理分布区域面积。
17.根据权利要求16所述的系统，其中所述负载时序器件的物理分布区域面积提取装置还包括回溯装置，用于从时钟树的终端往源端回溯，如果回溯遇到芯片原始输入、时序器件的输出管脚、锁相环的输出管脚、或者定义为时钟根节点的拓扑节点之一，则停止回溯， 标记回溯点为时钟树的源端，从而获得所述源端X维度坐标和源端Y维度坐标。
18.根据权利要求13所述的系统，其中还包括存储装置，用于存储与该专用集成电路同一工艺的历史数据中负载时序器件的数量、负载时序器件的物理分布区域面积与时钟树延迟时间的关系。
19.根据权利要求18所述的系统，其中在所述存储装置中，与该专用集成电路同一工艺的历史数据中负载时序器件的数量、负载时序器件的物理分布区域面积与时钟树延迟时间的关系以表的方式存储，所述估计装置中通过查表估计该时钟树的延迟时间。
20.根据权利要求18或19所述的系统，其中如果历史数据中不存在与特定的时钟信号的负载时序器件的数量、负载时序器件的物理分布区域面积对应的时钟树延迟时间的特定值，通过插值的方式来估计该时钟树的延迟时间。
21.根据权利要求20所述的系统，其中通过插值的方式来估计该时钟树的延迟时间包括采用线性插值，线性插值包括如下步骤根据提取的时钟树的负载时序器件的数量和负载时序器件的物理分布区域面积，从与该专用集成电路同一工艺的历史数据中判断出用于线性插值计算的样本点；对在负载时序器件的数量和负载时序器件的物理分布区域面积两个维度上的投影分别进行插值计算，得到四个计算值；计算四个计算值的平均值，为估计的该时钟树的延迟时间。
22.—种估计专用集成电路时钟信号到达时间的系统，包括时钟信号相关网表和布局获得装置，用于获得该专用集成电路中与所述时钟信号相关的网表和布局信息；时钟树获得装置，用于获得该专用集成电路中与所述时钟信号相关的全部时钟树； 权利要求13-22之一所述的专用集成电路时钟树延迟时间的估计系统； 其它器件延时获得装置，用于获得该时钟信号的完整时钟路径中其它器件的延时； 估计到达时间获得装置，用于对该时钟信号的完整时钟路径的全部延迟时间加和，获得该时钟信号的估计到达时间。
23.根据权利要求20所述的系统，其中所述其它器件包括输入输出缓冲器(10)，锁相环(PLL)，以及其它IP核。
24.根据权利要求20所述的系统，其中还包括标注装置，用于将各时钟信号的估计到达时间标注到时钟网络的各个节点上。
全文摘要
本发明公开了一种专用集成电路时钟树延迟时间的估计方法和系统，其中方法包括获得该专用集成电路中与所述时钟树相关的网表和布局；根据与所述时钟树相关的网表，提取所述时钟树连接的负载时序器件的数量；根据与所述时钟树相关的布局，提取所述时钟树连接的负载时序器件的物理分布区域面积；根据与该专用集成电路同一工艺的历史数据中负载时序器件的数量、负载时序器件的物理分布区域面积与时钟树延迟时间的关系，估计该时钟树的延迟时间。使用该方法改进的专用集成电路设计方法将审计流程从周为单位减少到天，设计人员能够迅速发现问题和解决问题，因此减少了设计时间，提高了设计效率。
文档编号G06F17/50GK102169515SQ20101011774
公开日2011年8月31日 申请日期2010年2月26日 优先权日2010年2月26日
发明者徐晨, 李恭琼, 浦索明, 葛亮 申请人:国际商业机器公司