对结构化专用集成电路进行可编程断电的方法和装置的制作方法

专利名称：对结构化专用集成电路进行可编程断电的方法和装置的制作方法
技术领域：
0001本发明一般涉及结构化专用集成电路(“ASIC”)，更具体地，是涉及对这种结构化ASIC进行可编程断电的方法和装置。
背景技术：
0002所谓的结构化专用集成电路有时会被用作可编程逻辑器件(“PLD”)诸如现场可编程门阵列(“FPGA”)的替代物。FPGA具有一种常规结构，这种结构包括很多相同的逻辑电路块(block)、很多寄存器、以及很多其他类型的电路块，例如I/O块、RAM块、DSP块、PLL/DLL块等等。这些不同的电路是可编程的，以便执行多种不同工作中的任何工作。FPGA还具有一种常规的互连结构。这种结构是可编程的，以便以很多不同方式中的任何方式对该器件上的其他电路进行互连。这种FPGA的逻辑块可以是指逻辑器件，逻辑模块，自适应逻辑器件，或者自适应逻辑模块(“LE”、“LM”、“ALE”、或者“ALM”)。
0003与FPGA等效的一种公知类型的结构化ASIC具有一种常规机构，该结构包括基于一种相对简单的电路块的很多实例(一种所谓的混合逻辑器件或称为“HLE”)。这种结构化ASIC通常还可包括其他块，这些块与相关FPGA上的各种专用块(例如I/O块、RAM块、PLL/DLL块等等)相似。结构化ASIC的这些常规属性体现在(至少在某种程度上)制作ASIC的掩模中的若干掩模中。因此，对于所有这种常规类型的ASIC而言，这些掩模是相同的或者基本相同的，并且它们使ASIC形成它的“结构”。其他掩模(但仅是全部掩模中的一些)被定制成使结构化ASIC具有等效于相关已编程FPGA功能的各种特定功能。例如，这些定制掩模可以配置一个HLE或者一个小型的HLE组或HLE集群(一种复杂的HLE或者称为“CHLE”)，它们所执行的功能与相关已编程FPGA中的ALE所执行的功能等效。类似地，该定制掩模可以配置一个CHLE，以执行与相关已编程FPGA中的寄存器等效的功能。这些定制掩模还可以提供ASIC上HLE、CHLE和/或其他电路块之间的互连。这些互连通常所包括的互连等效于相关已编程FPGA中可编程互连资源所提供的互连。
0004因此，一个结构化ASIC通常具有很多固定层，这些固定层包括固定的半导体层和固定的金属化层，并且要增加一个或多个可编程的层(金属或者通孔，下文将会详细介绍)来实现相关已编程FPGA的设计。在这些固定层的各个结构之间是I/O部分，在特定的FPGA设计中可使用也可以不使用这些I/O部分。
0005以这种方式使用此类结构化ASIC具有很多优点。例如，仅需定制ASIC掩模中的一些。这样就有利于降低ASIC的成本，并且有利于加快ASIC的设计/生产周期。这还降低了在ASIC中出现设计缺陷的风险，并且有利于制造出与相关已编程FPGA在操作性上十分近似的ASIC(例如管脚对管脚相同，时序相同或基本相同，等等)。这种方案与相关FPGA相比，另一优势在于其有利于减少ASIC中包括的电路(包括减少用于常规操作的电路)。这是因为，用于执行每个FPGAALE功能的ASIC HLE的数量与所需数量相等，但是在几乎所有的FPGA中，许多ALE很少能得到充分利用。
0006若要得到等效的FPGA和ASIC，那么高效可靠地将FPGA设计转化成结构化ASIC设计(反之亦然)将是非常重要的。例如，在一个FPGA中验证了一个设计之后，可能需要将其移植到ASIC中，以便降低单位成本。又例如，可能需要利用FPGA对一个设计进行原型试验，但该设计实际上将被用于ASIC的实现。然而，在一种典型的结构化ASIC设计中，由于布线或布局限制，某些有源器件是不可用的。目前，为了降低器件中的耗散功率，应在这一不可用区域中填充进填充单元，并将这一不可用器件的所有输入端连接到一个电源。虽然这种方法可以帮助减少未用器件中的耗散功率，但是仍有少量电流作为泄漏电流流过器件。在深亚微米技术中，稳态和关断态泄漏电流会变得更高，从而对整个电源系统造成显著影响。
0007因此，需要提供对结构化ASIC进行可编程断电的方法和装置，而且所述可编程断电是通过完全切断未用器件的电源来实现的，减少了泄漏电流。

发明内容
0008本发明提供了一种用于对结构化专用集成电路进行可编程断电的方法和装置。
0009本发明依赖于结构化ASIC中的至少一个“可编程”层，该可编程层经常在两个或者少数几个备选功能之间提供某种可编程能力。根据本发明，这种可编程层是用于对ASIC设计中的每个逻辑模块的电源编程进行配置。这个层可以是一个金属化层，其中可用可编程连接(例如熔丝)形成或者断开该层各区段间的连接，或者该层也可以是一个半导体层，其中可利用可编程通孔形成或者断开该半导体层两侧上金属化层之间的连接。本发明消除了结构化ASIC上未用器件中的耗散功率，并且允许对每个逻辑模块进行独立断电，在深亚微米技术中保持低功率目标的同时实现了高性能的设计。
0010根据本发明的一个实施例，提供了一种结构化ASIC，其包括多个基础半导体层和多个基础金属化层，其中这些基础层在第一位置处形成至少一个硬电路(hard circuit)块。在第一位置的第一金属化基础层的第一部分被配置成ASIC器件的第一全局电源总线线路。在第一位置的第二金属化基础层的第二部分被配置成至少一个硬电路块的第一局部电源总线线路。在用于为至少一个硬电路块进行可编程断电时，第三基础层的第三部分是可编程的，以对第一金属化基础层的第一部分和第二金属化层的第二部分之间的连接进行控制。


0011根据下文的详细描述，本发明的上述优点和其他优点将变得更加明显，这些描述是结合附图进行介绍的，而且其中相同的附图标记表示相同的部件，附图中0012图1是一个简化的原理框图，示出了本领域技术人员公知的FPGA电路的一个示例性基本单元；0013图2是一个简化的原理框图，示出了结构化ASIC电路的一个示例性基本单元，用于阐明本发明的某些方面；0014图3是一个简化的原理框图，示出了结构化ASIC和FPGA电路的某些电路功能的等效实施方式；0015图4-9是对采用本发明的ASIC的各个示例性可编程互连结构的简化的透视图或者立视图；0016图10是一个简化的方框图，示出了根据本发明的一个ASIC上的各个HLE的示例性排列；0017图11A是一个逻辑模块的第一实施例的图形化截面图，其中该逻辑模块处于一个具有典型通孔编程层的公知ASIC器件中；0018图11B是一个逻辑模块的第一实施例的图形化截面图，其中该逻辑模块处于一个具有典型通孔编程层的本发明的ASIC器件中；0019图12A是一个逻辑模块的第二实施例的图形化截面图，其中该逻辑模块处于一个具有典型金属编程层的公知ASIC器件中；0020图12B是一个逻辑模块的第二实施例的图形化截面图，其中该逻辑模块处于一个具有典型金属编程层的本发明的ASIC器件中；以及0021图13是一个示例性系统的简化方框图，该系统采用了一个具有本发明可编程断电电路的集成电路器件。
具体实施例方式
0022下文是针对从一个特定类型的FPGA到一个特定类型的结构化ASIC移植逻辑设计来描述本发明的。如下参考文献中对这些类型的FPGA和结构化ASIC进行了更详细的说明2004年7月2日提交的Chua等人的美国专利申请第10/884,460号，以及2005年2月3日提交的Schleicher等人的美国专利申请第11/050,607号，在此以引用方式将其全部并入本文。为了更容易地理解本发明而不必再参考其他文献，从上述Chua等人以及Schleicher等人的专利申请中复制以下若干段落以及有关附图1-9(只有一些小改动)。
0023图1示出了一个基本逻辑电路构建块或单元10的示例性实例，其用于包括在一个FPGA中。这个FPGA构建块电路(有时也称为自适应逻辑器件(“ALE”)或者自适应逻辑模块(“ALM”))是本领域技术人员所公知的，因此本文会以一定的简化方式对其进行描述。ALE 10包括多路复用器22，24，52，54，56，62，64，66，82，84，86，92，94，96，102，112，122，124，126，132，134，136，152，154，156，162，164，以及166。这些多路复用器中的大多数都是通过可编程随机存取存储器(“RAM”)位进行可编程控制，但这些RAM位一般并未在附图中显示(图1中的RAM位58和68仅是示例性的)。这些多路复用器中的一些通过该装置常规操作中可改变的信号进行动态控制。多路复用器112是后一类型的多路复用器的一个实例，它通过ALE 10的输入F1进行控制。
0024ALE 10还包括查找表(“LUT”)32，34，36，42，44和46。LUT 32和42是四输入查找表。其他LUT是三输入查找表。每个查找表都是可编程的，从而提供一个输出信号，该输出信号是该查找表的输入信号的任一逻辑组合。
0025ALE 10的其他组件是全加器72和74、与门128和138、以及触发器142和144。由空心圆圈表示的导体互连(例如连接115)是可编程的互连，这意味着可以根据用户需要建立或者取消这个互连。
0026ALE 10的LUT资源是足够的，可使ALE形成高达六个的ALE输入的任何逻辑组合。或者，如果两个稍小的功能共用某些输入，那么ALE 10的LUT资源也是足以产生两个此类功能的。例如，一个ALE10形成两个五输入组合、两个四输入组合等是可能的。
0027全加器72和74增强了ALE 10的运算能力。例如，这些组件使ALE 10能够执行两个数的二进制加法的两个相邻位置(place)，包括对进位入(carry in)和进位出(carry out)信号进行处理。
0028寄存器142和144(以及相关电路)允许ALE 10中的信号(由寄存器)进行寄存，也可以不寄存(绕过寄存器)。并不是必须将ALE 10的寄存器用来对源自该ALE的信号进行寄存。寄存器可以改为用于(所谓独立寄存模式)对ALE的输入信号进行寄存。当寄存器142和144中的一个或者两个都用于独立寄存模式(lonely register mode)时，ALE的其他电路可用于其他用途。寄存器142和144还能够工作于不同的异步或同步模式下。“D”是每个寄存器的正常数据输入，“DATA”异步负载数据。
0029图2示出了一个基本逻辑电路构建块或单元200的实例，其用于包括在一个结构化ASIC中。本文的图2与所述Chua等人的参考文件中的图3相同。因此，这里对图2的说明有所简化。构建块200也可被称为混合逻辑器件或HLE。
0030HLE 200包括两输入多路复用器(MUX)210，与非门220a和220b，反相器230a和230b，以及互连资源，关于所述互连资源，随后将会给出更完整的说明。图2所示的互连资源包括多路复用器210上游的多个垂直导体或导线240、多路复用器210和与非门220之间的多个垂直导体250、与非门220和驱动器230之间的一个(或多个)垂直导体260、以及驱动器230下游的多个垂直导体270。图2所示互连资源还包括数个水平导体(例如导体310，320，330和340)。导体240，250，260，270，310，320，330和340是相对较通用的导体，这意味着，它们可被用来形成任何不同资源和任何不同目标之间若干不同连接中任何连接。除了这些相对较通用的导体之外，HLE 200还包括数个较专用的导体。例如，导体350用于为多路复用器210提供控制信号输入(尽管可能存在用于该控制输入信号的数个信号源中的任何信号源，并且导体350也可根据需要用于其他用途)。又例如，导体360a和360b被用于为多路复用器210提供两个可选择的输入(同样也可来自数个信号源中的任一个，并且同样也可根据需要用于其他用途)。再例如，导体370被用于输送多路复用器210的输出，尽管该输出能够被输送到任一目标。即便某些导体被描述成是相对较通用的，而其他一些导体被描述成较专用的，但仅仅是出于方便而使用这些描述性的概念。并无意用它们进行任何限制。对于给出的这两种类型，它们在概念上没有明确的区别，而且也没有任何必要性。
0031在图2中导体互连上的小实点410所表示的位置处，可以根据需要形成或者不形成交叉导体间的连接。因此这些连接是可编程的。在优选实施例中，这些连接是利用掩模可编程通孔，在包含交叉导体的若干层之间的一个或多个层上可以包括也可以不包括这些通孔。(虽然这里通孔编程是泛指，但也仅是一个示例，如果需要可以使用若干其他编程技术中的任一种。本说明书稍后还将提到可用的编程技术的其他示例。)图4示出了两个交叉导体240和320，它们分别处于一个包括HLE 200的集成电路器件上的不同金属层中。在图4中，这些导体通过通孔420彼此电连接，其中所述通孔穿过这两个金属层之间的一个绝缘层。相同结构也被示于图5中，但是没有穿过绝缘层的通孔。因此在图5中，导体240和320并未彼此连接在一起。(关于导体240或320是处于较高金属层还是处于较低金属层中的问题，则是任意的，只是一个设计选择问题)。
0032在图2中的多个X 430所表示的位置处，可以根据需要可编程地连接或者不连接各导体区段。与上文所述的用于小实点410的相同技术也适用于连接430。由于目前的优选实施例使用了掩模可编程通孔，所以下文一般将就这种选择进行图示和说明。图6示出了代表性导体320的两个区段，其中导体320通过掩模式可编程通孔440与桥接导体450相连。因此，导体320的这两个区段通过通孔440和桥接导体450彼此电连接。图7显示的是同一结构，但是没有通孔440。因此在图7中，导体区段并未相连。相反，它们是彼此电绝缘的。
0033在图3中较大空心圆圈或椭圆460所示的位置处，带有这些圆圈或椭圆的导体能够被可编程地连接到一个器件上所谓互连资源的较高层(图2中未示出)相连，其中所述器件包括HLE 200。互连资源的较高层可被用于在各组件(例如HLE，器件输入/输出(“I/O”)端口等等)间传输信号，这些组件彼此间可能并不相邻或相对较近。(短语“较高层”并不一定意味着实际结构上的较高层，而仅仅是分层意义上的较高层)。可用上文所述的任一方式(例如，用于可编程互连410的)来形成可编程连接460。此外，由于掩模可编程通孔是目前的优选实施例，所以对于可编程连接460一般也采用同样的方式进行说明。因此，图8所示的代表性导体360通过掩模可编程通孔470与较高级的导体510相连。图9也示出了同样的结构位置460，但是导体360和更高级导体520之间没有连接。
0034在图2中，如果导体中的一个被示为截止于另一导体(或者如果两个导体均被示为截止于另一导体)，那么所示的沿着不同轴线延伸的这些导体间总是彼此连接的。所示的在交叉点处没有小实点的彼此跨越的导体间在交叉点处是不可连接的。
0035图2所示的某些导体具有特定的外部连接。因而，全局电源总线线路3 10的最顶端的导体310a被示为总是与VCC相连(例如逻辑1)。全局电源总线线路310的仅次于最顶端的导体310b被示为总是与VSS相连(例如逻辑0)。导体312，314和316被示为来自图示的HLE上方、至其左侧、下方的其他相邻HLE的输入连接。导体332将输入316提供给图示的HLE之上的HLE。导体272将输入314提供给所描述HLE右侧的HLE。导体342将输入312提供给图示的HLE之下的HLE。相邻或相近HLE之间的这些所谓“暗(sneak)”连接可以作为器件互连资源中的一个常备的固定部分。它们是否被实际使用(以及如何被使用)是可编程的，其决定于如何对这些暗连接的一端或者两端处的可编程连接410进行编程。
0036在诸如240和250之类的导体的所图示的末端处的X 430所表示的位置处，那些导体可以被可编程地连接到与所图示的HLE相邻的其他HLE中的类似导体。而且，通过对用于制作ASIC的一个或多个掩模进行适当定制，可以形成这些连接和互连。
0037在进一步描述之前需要说明的是，一个FPGA除了具有许多个ALE之外，还可以具有其他类型电路的大量实例。这些其他类型的电路的示例包括(但不限于)输入/输出(“I/O”)块，存储器块，数字信号处理(“DSP”)块，锁相环(“PLL”)和数字锁相环(“DPLL”)块，以及其他类型的处理器电路。这些块有时也被称为硬电路块或者硬IP块。一个结构化ASIC器件也可具有相同的硬电路块(除了许多HLE之外)。正如上文提到的Schleicher等人的参考文献中所描述的，在那些能够提供彼此等效物的结构化ASIC和FPGA中包括相同的硬件块将更有利于提供这样的等效物。
0038一个HLE 200，或者相对较少但适当数量的若干相邻或者临近的HLE 200，可以用来执行一个FPGALE(例如图1中10)所执行的任何功能(一种或多种)。在每个示例中，所使用的HLE的数量只需与执行LE功能需要的数量同样多，就可以生成一个与所述FPGALE等效的ASIC。例如，图3示出了三个HLE 200a，b，c与ALE 10的LUT电路32/34/等等之间的等效物，其中ALE 10执行一个特定的六输入逻辑组合。图3还示出了在更多的两个HLE 200d，e与ALE 10的触发器电路142或144之间的等效物，其中ALE 10可以与图3所示的执行六输入逻辑组合的ALE相同)。应该理解的是，图3所示的HLE a-e是被大大简化了的。对于大部分而言，图3只显示了实际使用到的HLE电路元件和连接。图2所示的所有其他HLE电路被示在每个HLE200a-e处，但是从图3中略去了某些细节(或采用较浅的线表示)，以简化图3。一起使用的多个HLE 200(例如，为了执行与ALE的LUT电路所执行的功能等效的组合逻辑，或者为了执行与ALE中的触发器电路所执行的功能等效的寄存器功能)可以被称为HLE集群或CHLE。图3中显示了两个CHLE202a和202b。
0039图10示出了根据本发明一个优选实施例的集成电路器件500上的HLE 200的一种示例性布局。图10中的HLE 200可以被构造成如图3或者本文其他附图所示的HLE。或者，这里它们可包括本说明中所提到的任何修改。在图10中所示的示例性布局中，HLE 200以一种行列交叉的二维阵列形式被置于器件500上。器件500还可包括其他硬电路块，例如I/O块600，存储器块700，DSP块，PLL块等等(未示出)。如果器件500被用作与FPGA等效的ASIC，则其通常具有的HLE 200的总数小于FPGA上的LE的数目乘以实现一个FPGALE的所有能力所需的HLE 200的最大数目。之所以这样，是因为所使用的HLE仅与用来执行每个FPGALE的(一种或多种)功能所需的HLE一样多，因此为了实现这一目的，在很多情况中并不需要最大数目的HLE。
0040然而，在一个典型的结构化LE或者HLE ASIC设计中，出于布线或布局的考虑，不能使用某些有源器件。因此，本发明通过使电源与未使用的电路块完全断开，解决了对结构化ASIC进行可编程断电的问题，减小了泄漏电流。
0041根据本发明，器件500上具有多个局部电源总线线路1110(其中每个线路都具有一个相联系的VCC导体1110a和一个相联系的VSS导体1110b)。如图10所示，在ASIC设计中，每个局部电源总线线路1110都与各自对应的硬逻辑块(例如，逻辑模块200)相联系。每个逻辑块的局部电源总线线路1100在其相联系的块的边界处终止，而全局电源总线线路310(具有相联系的VCC导体310a和相联系的VSS导体310b，如上文参考图2所述的)在每个特定的行中被布线穿过器件500上的所有硬电路块。根据本发明，连接1430可与上文参考图3，6，7所述的连接430相类似，并且是可编程的，以便通过将其相联系的局部电源总线线路1100与全局电源总线线路310断开，来对每个电路块(例如，逻辑模块200，I/O块600，存储器块700等等)进行有选择的断电。因此，可以根据实际使用，对整个芯片中的每个硬电路块单独断电，从而降低泄漏电流。
0042图11A显示的是一个公知的结构化ASIC器件1200的一个部分的实施例，所述ASIC器件具有七个层1211-1217。层1211，1213，1215和1217是金属层，而层1212，1214和1216是包括通孔1220，1225，1230，1235，1240和1245的半导体层。层1211-1215优选是“固定”层，其表示结构化ASIC器件1200的基础，而层1216和1217优选表示编程层。优选地，虽然是通过层1216和1217层所建立的连接来提供大部分的编程，但是某些编程优选也可以通过对“固定”层1214的至少一个部分进行编程来实现，其中所述“固定”层包含至少一个可编程通孔(参见，例如通孔1235和1240)。另外，虽然图中仅示出了两个编程层1216和1217，但还可以存在额外的编程层。类似地，除了层1211至1215之外也可存在额外的固定层(未示出)。以阴影示出了可编程结构。因此在这个示例中，所有的金属化层1217均是以阴影表示的，而层1216的通孔1245以及层1214的通孔1235和通孔1240也是以阴影表示的。
0043根据本发明的一个优选实施例，可以沿着每个逻辑模块的一个层的一个部分来限定局部电源总线线路1100，其中所述部分可以被可编程地耦合到全局电源总线线路310，所述耦合是通过一个之前用于对宏单元(macrocell)的功能进行编程的每个逻辑模块的可编程层来实现的。图11B示出了一个根据本发明的具有7个层1261-1267的结构化ASIC的一个部分1250。1261，1263，1265和1267层是金属层，而层1262，1264和1266是半导体层，所述半导体层包括通孔1270，1275，1280，1285，1290以及1295。如图所示，层1263的一个部分被用作局部电源总线线路1100(例如，尤其是VCC导体1110a)，相邻的层1265的至少一个部分被用作全局电源总线线路310(例如，尤其是VCC导体310a)。层1263和1265之间的编程层1264被用作根据本发明的可编程电源层。编程层1264的通孔1285，1290和1295可以提供本发明的可编程连接1430，所述可编程连接1430将用作局部电源总线线路1100的层1263的所述部分可编程地耦合到层1265中与其相联系的全局电源总线线路310。
0044因此，如果构建于1250部分的电路块没有被使用，那么为了降低耗散功率，可以通过可编程地移除通孔1285，1290和1295，使电路块断电。通过在全局和局部电源线路之间建立清楚的可编程界限，可以获得对结构化ASIC中的未使用的硬电路块进行可编程断电的能力，优选利用了结构化ASIC的可编程层中一个可编程层的一部分，其中该部分用于在两个或少量备选功能之间频繁提供某种编程能力。为了尽可能降低通过结构化ASIC的功率下降，多个通孔(例如通孔1285，1290和1295)被用来提供局部电源总线线路1100与全局电源总线线路310之间的可编程连接1430。需要理解的是，图11B中所示的层1263的所述部分被用作可编程地连接到全局电源总线线路的一个局部电源总线线路，而层1263中的其他部分(未示出)可以类似于图11A中的层1213，被用于为结构化ASIC提供功能性。还应被理解的是，硬电路块(例如，块200)的任何接触点都可以与用作局部电源总线线路1100的层1263的所述部分相耦合，以使它们可通过根据本发明的层1264被可编程断电，其中所述硬电路块可以被断电而不影响结构化ASIC的整体功能。
0045正如在ASIC设计中所期望的，在根据本发明的器件中，需要定制(编程)的层的数目优选是相对较少的。截至目前所述，需要定制的示例性的层主要是，为在HLE或类似部分中的垂直和水平互连导体之间提供可编程通孔420/440(图4和6)的层，为连接至更高级的互连电路的I/O部分提供可编程通孔470(图8)的层，提供全局电源总线线路与局部电源总线线路之间的可编程连接1430(图11B)的层，以及提供更高级互连电路本身的(一个或多个)层。(或者，例如，所有的I/O端口通孔470是始终存在的，如果需要(被使用)可以连接至更高级的互连电路，如果不需要(不被使用)则可以被那个电路绕过)。
0046虽然本文(可参见图4-9，11A和11B)对于电路块、逻辑架构、以及HLE之内和之间的布局进行断电时一般是使用通孔编程，但应当理解的是，如果需要可以附加或代替使用其他类型的编程(例如，使用金属可选连接，熔丝，反熔丝，CRAM控制，Flash控制等等的编程)。如果使用这些其他技术中的某些，那么上文所指的掩模编程也应被理解为是指这些其他编程技术，并且它们可以通过定制或部分定制掩模以外的其他方式被实施。
0047例如，关于使用金属编程，图12A显示了一个公知的结构化ASIC器件1200的实施例，所述器件1200具有七个层1311-1317。层1311，1313，1315和1317是金属层，而层1312，1314和1316是半导体层，其包括通孔1320，1325，1330，1335，1340和1345。层1311-1315优选是“固定”层，其表示结构化ASIC器件1300的基础，而层1316和1317优选是编程层。优选地，虽然大部分编程是通过层1316和1317所建立的连接来实现的，但是某些编程优选也可通过对“固定”层1315的至少一部分进行编程来获得，其中该部分优选包括至少一个可编程金属元件(可参见，例如元件1350和1355)。另外，虽然这里只显示了两个编程层1316和1317，但还可有额外的编程层。类似地，在层1311-1315之外还可有额外的固定层(未示出)。阴影区域显示了可编程结构。因此在这个示例中，所有的金属化层1317都被示为阴影，而层1316的通孔1345以及层1315的可编程金属元件1350和1355也被示为阴影。
0048根据本发明的一个优选实施例，可以沿着每个逻辑模块的一个层的一个部分来限定局部电源总线线路1100，其中所述部分可以被可编程地耦合到全局电源总线线路310，所述耦合优选是通过一个之前用于对宏单元的功能进行编程的同一个层的可编程金属元件实现的。图12B示出了根据本发明的一个结构化ASIC器件的一部分1350，其中ASIC器件具有七个层1361-1367。层1361，1363，1365和1367是金属层，而层1362，1364和1366是半导体层，其包括通孔1370，1375，1380和1385。如图所示，层1365的一个部分被用作局部电源总线线路1100(例如，尤其是VSS导体1110b)，而层1365的相邻部分被用作全局电源总线线路310(例如，尤其是VSS导体310b)。在层1365的用作总线线路1110和310的部分之间的可编程金属元件1390，被用作根据本发明的可编程断电元件。编程层1365的可编程金属元件1390可提供本发明的可编程连接1430，其将层1365用作局部电源总线线路1100的部分耦合到层1365与其相联系的全局电源总线线路310。
0049因此，构建在部分1350的电路块如果不再被使用，则可以通过可编程地移除金属元件1390将其断电，从而降低耗散功率。通过在全局和局部电源线路之间建立清楚的可编程界限，利用结构化ASIC的可编程层中的一个可编程层的一个部分，可以获得对结构化ASIC中的未使用电路块进行可编程断电的能力，其中所述一个可编程层的所述部分优选用于在两个或少量备选功能之间频繁提供某种编程能力。
0050虽然HLE在这里通常被描述为用于执行与FPGA LE等效的功能，但是正如此处所示，HLE是高密度和高性能的组件。因此，它们也可被用来形成高性能的智能特性(“IP”)(例如，数字信号处理(“DSP”)块，微处理器等)，存储器，等等。因此，本发明的可编程断电特征可以用在器件上这些各种其他类型的电路中。
0051如上所述，根据本发明构建的具有可编程断电电路的集成电路器件500，可以被用作图13所示的数据处理系统1500的一部分。数据处理系统1500可以包括下列组件中的一个或多个处理器1501；存储器1502；I/O电路1503；以及外围设备1504。这些组件通过一个系统总线1505耦合在一起并组装在一个电路板1506上，其中所述电路板1506又包括在一个终端用户系统1507中。
0052系统1500具有广泛应用，例如计算机联网，数据联网，仪器应用，视频处理，数字信号处理，或者任何其他需要利用结构化ASIC的应用。集成电路器件500可被配置成执行各种不同的逻辑功能。例如，电路器件500可被配置成一个可与处理器1501协同工作的处理器或者控制器。集成电路器件500还可被用作一个仲裁器，用于对系统1500中的共享资源的访问进行仲裁。再例如，电路器件500还可被配置成处理器1501与系统1500中另一组件之间的接口。需要注意的是，系统1500仅仅是示例性的，本发明真正的范围和精神应由所附的权利要求限定。
0053可以使用各种集成电路处理技术来实现根据本发明的如上所述的集成电路器件500。此外，可以利用其他公知的发信号技术，例如低压差动发信号(LVDS)技术来代替上面提到的单个导体发信号，并进而可以实现本发明的原理。
0054需要理解的是，上文所述仅是对本发明原理的解释说明，本领域技术人员可以在不脱离本发明的范围和精神的情况下做出各种修改，因此本发明仅由所附权利要求限定。
权利要求
1.一种结构化专用集成电路器件，其包括多个基础半导体层；和多个基础金属化层，其中所述基础层在第一位置形成至少一个硬电路块，其中在所述第一位置处的所述金属化基础层的第一层的第一部分被配置成用于所述器件的第一全局电源总线线路，其中在所述第一位置处的所述金属化基础层的第二层的第二部分被配置成用于所述至少一个硬电路块的第一局部电源总线线路，且其中所述基础层的第三层的第三部分是可编程的，以便控制所述第一部分和第二部分之间的连接，从而对所述至少一个硬电路块进行可编程断电。
2.根据权利要求1所述的结构化专用集成电路器件，其中所述基础层的所述第一层、所述第二层、以及所述第三层是相同的金属化基础层，且其中所述第三部分包括一个位于所述第一和第二部分之间的可编程金属元件。
3.根据权利要求1所述的结构化专用集成电路器件，其中所述基础层的所述第三层是一个位于所述金属化基础层的所述第一层和所述金属化基础层的所述第二层之间的第一基础半导体层，且其中所述第三部分包括至少一个位于所述第一和第二部分之间的可编程通孔。
4.根据权利要求3所述的结构化专用集成电路器件，其中所述第三部分包括多个位于所述第一和第二部分之间的可编程通孔，用于降低所述第一和第二部分之间的功率下降。
5.根据权利要求1所述的结构化专用集成电路器件，其中所述基础层的所述第三层的第四部分是可编程的，用于对所述至少一个硬电路块进行配置。
6.根据权利要求1所述的结构化专用集成电路器件，其中所述至少一个硬电路块是一个混合逻辑器件。
7.根据权利要求1所述的结构化专用集成电路器件，其中所述至少一个硬电路块是一个I/O块。
8.根据权利要求1所述的结构化专用集成电路器件，其中所述至少一个硬电路块是一个存储器块。
9.根据权利要求1所述的结构化专用集成电路器件，其中在所述第一位置处的所述金属化基础层的第四层的第四部分被配置成所述器件的第二全局电源总线线路，其中在所述第一位置处的所述金属化基础层的第五层的第五部分被配置成所述至少一个硬电路块的第二局部电源总线线路，且其中所述基础层的第六层的第六部分是可编程的，用于控制所述第四部分和所述第五部分之间的连接，以对所述至少一个硬电路块进行可编程断电。
10.一种数字处理系统，其包括处理电路；一个耦合于所述处理电路的存储器；以及根据权利要求1所述的结构化专用集成电路器件，其耦合于所述处理电路和所述存储器。
11.一种印制电路板，其上装配有根据权利要求1所述的结构化专用集成电路器件。
12.根据权利要求11所述的印制电路板，进一步包括一个存储器，其被装配在所述印制电路板上并被耦合到所述专用集成电路器件。
13.根据权利要求12所述的印制电路板，进一步包括处理电路，其被装配在所述印制电路板上并被耦合到所述专用集成电路器件。
14.一种制造结构化专用集成电路器件用以降低耗散功率的方法，其包括在一个衬底上形成多个基础半导体层；在所述衬底上形成多个基础金属化层，其中所述基础层在第一位置处形成至少一个硬电路块；将所述第一位置处的所述金属化基础层的第一层的第一部分配置成所述器件的一个全局电源总线线路；将所述第一位置处的所述金属化基础层的第二层的第二部分配置成所述至少一个硬电路块的一个局部电源总线线路；将所述基础层的第三层的第三部分配置成可编程的，以控制所述第一部分和所述第二部分之间的连接，用以对所述至少一个硬电路块进行可编程断电。
15.根据权利要求14所述的方法，其中所述基础层的所述第一层、所述第二层、所述第三层是相同的金属化基础层，且其中所述第三部分包括一个位于所述第一和第二部分之间的可编程金属元件。
16.根据权利要求14所述的方法，其中所述基础层的所述第三层是一个位于所述金属化基础层的所述第一层和所述金属化基础层的所述第二层之间的第一基础半导体层，且其中所述第三部分包括至少一个位于所述第一和第二部分之间的可编程通孔。
17.根据权利要求16所述的方法，其中所述第三部分包括多个位于所述第一和第二部分之间的可编程通孔，用以降低所述第一部分和第二部分之间的功率下降。
18.根据权利要求14所述的方法，其中所述基础层的所述第三层的第四部分是可编程的，用于对所述至少一个硬电路块进行配置。
19.根据权利要求14所述的方法，其中所述至少一个硬电路块是一个混合逻辑器件。
20.根据权利要求19所述的方法，其中所述至少一个硬电路块是一个I/O块。
全文摘要
本发明提供了对结构化专用集成电路器件进行可编程断电的方法和装置。结构化专用集成电路的可编程层中的至少一个用于提供某种编程能力，其中所述的可编程层中的至少一个可在两个或少量备选功能之间频繁提供这种编程能力。
文档编号H01L23/525GK1855488SQ20061007817
公开日2006年11月1日 申请日期2006年4月28日 优先权日2005年4月29日
发明者潘系光, 蔡家庆 申请人:阿尔特拉公司