存储器系统及其操作方法与流程

本发明要求2015年11月25日向韩国知识产权局提交的韩国专利申请10-2015-0165483的优先权，其公开全文作为全部并入本申请。

技术领域

本发明的示例性实施例涉及一种存储器系统，并且更具体地，涉及一种用于将数据处理至存储器装置的存储器系统及其操作方法。

背景技术：

计算机环境范式已经转变为能够随时随地使用的普适计算系统。结果，便携电子设备诸如移动电话、数码相机、以及笔记本电脑的使用不断地快速增加。这些便携电子设备一般使用具有一个或多个用于储存数据的、也称作数据存储装置的半导体存储器装置的存储器系统。数据存储器装置可以用作便携电子设备的主存储器装置或者辅助存储器装置。

由于半导体存储器装置不具有活动部件，所以其提供了优秀的稳定性、持久性、高信息存取速度、以及低功耗。数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。

技术实现要素：

各种实施例涉及一种显示减小的复杂度和操作负荷的存储器系统。存储器系统可以进一步优化一个或多个联合的存储器装置的使用效率并且可以更快速和可靠地将数据处理至一个或多个存储器装置中。

在一个实施例中，一种存储器系统可以包括多个存储器管芯，每个存储器管芯包括多个平面，每个平面包括多个存储块，每个存储块包括多个页面，每个页面包括多个存储器单元；以及控制器，其包括存储器，所述控制器适用于响应于命令在命令操作期间将用于命令操作的用户数据和元数据的段缓冲至所述存储器，并且将缓冲的段存储到包括两个或更多个存储块的超级存储块中。

所述超级存储块可以包括第一存储块和第二存储块，所述第一存储块包括在所述存储器装置的第一存储器管芯的第一平面中。

所述第二存储块可以是包括在所述第一存储器管芯的第一平面中的存储块。

所述第二存储块可以是包括在所述第一存储器管芯的第二平面中的存储块。

所述第二存储块可以是包括在所述存储器装置的第二存储器管芯中的存储块。

存储器可以包括：第一缓冲器，其适用于缓冲所述用户数据的数据段；以及第二缓冲器，其适用于缓冲所述元数据的元段。

所述控制器可以进一步适用于根据单触发编程的大小合并缓冲的数据段，并且适用于将合并的段通过所述单触发编程存储至包括在所述超级存储块中的页面中。

所述控制器可以根据单触发编程的大小合并缓冲的元段，并且然后将合并的段通过所述单触发编程存储至包括在所述超级存储块中的页面中。

所述控制器可以根据单触发编程的大小合并缓冲的数据段和元段，并且然后将合并的段通过所述单触发编程存储至包括在所述超级存储块中的页面中。

当通过单触发编程将所述元段存储至包括在所述超级存储块中的存储块中时，控制器可以交错所述缓冲的元段。

当通过单触发编程将所述缓冲的数据段存储至包括在所述超级存储块中的存储块中时，控制器交错所述缓冲的数据段。

当通过单触发编程将所述缓冲的数据段和元段存储至包括在所述超级存储块中的存储块中时，控制器可以交错所述缓冲的数据段和元段。

在一个实施例中，一种存储器系统的操作方法，该存储器系统包括存储器装置，该存储器装置包括多个存储器管芯，每个存储器管芯包括多个平面，每个平面包括多个存储块，每个存储块包括多个页面，每个页面包括多个存储器单元，所述操作方法可以包括：将用于命令操作的用户数据和元数据的段缓冲至存储器中；以及响应于命令在命令操作期间将缓冲的段存储至包括两个或更多个存储块的超级存储块中。

所述段的缓冲可以包括：将所述段中的所述用户数据的数据段缓冲至第一缓冲器中；以及将所述段中的所述元数据的元段缓冲至第二缓冲器中。

将所述缓冲的段存储至所述超级存储块中可以包括：根据单触发编程的大小合并所述缓冲的段中的数据段；以及通过所述单触发编程将所述合并的段存储至包括在所述超级存储块中的页面中。

将所述缓冲的段存储至所述超级存储块中可以包括：根据单触发编程的大小合并所述缓冲的段中的元段；以及通过所述单触发编程将所述合并的段存储至包括在所述超级存储块中的页面中。

将所述缓冲的段存储至所述超级存储块中可以包括：根据单触发编程的大小合并所述缓冲的段中的数据段和元段；以及通过所述单触发编程将所述合并的段存储至包括在所述超级存储块中的页面中。

将所述缓冲的段存储至所述超级存储块中可以包括当通过单触发编程将所述元段储存至包括在所述超级存储块中的存储块时交错所述缓冲的段中的所述元段。

将所述缓冲的段存储至所述超级存储块中可以包括当通过单触发编程将所述数据段储存至包括在所述超级存储块中的存储块时交错所述缓冲的段中的所述数据段。

将所述缓冲的段存储至所述超级存储块中可以包括当通过单触发编程将所述元段和所述数据段储存至包括在所述超级存储块中的存储块时交错所述缓冲的段中的所述元段和所述数据段。

附图说明

图1是示出根据本发明的一个实施例的包括存储器系统的数据处理系统的简图。

图2是示出图1所示的存储器系统中采用的存储器装置的示例的简图。

图3是示出图2的存储器装置的存储块的示例的电路图。

图4至图11是示意地示出图2的存储器装置各个方面的示例的简图。

图12和图13是示意地示出根据本发明的一个实施例的图1的存储器系统的操作方法的简图。

图14是示出根据本发明的一个实施例的存储器系统的数据处理操作的流程图。

具体实施方式

下面将参考附图更加详细地描述各种实施例。然而，本发明可以不同的形式呈现且不应被解释为限于在本文中提出的实施例。而是，这些实施例被提供使得本公开将是彻底且完整的，并且将向本领域技术人员完全地表达本发明的范围。在整个公开中，相同的参考数字用于对应本发明的各种附图和实施例中的相似部件。

附图不一定按比例，并且在一些情况下，为了清楚地示出实施例的特征，比例可能已经被扩大。当元件称为被连接或联接到另一个元件，应当理解为前者能够直接连接或联接到后者，或经由其间的中间元件电连接或联接到后者。此外，当描述一者“包括”或“具有”一些元件时，如果没有特定限制，应当理解为其除了这些元件还可以包括(或包含)或具有其他元件。单数形式的术语可以包括复数形式，如非另有说明。

图1是示出根据一个实施例的包括存储器系统的数据处理系统的框图。

参考图1，数据处理系统100可以包括主机102和存储器系统110。

主机102可以包括例如便携电子设备，诸如移动电话、MP3播放器、笔记本电脑，或者电子设备，诸如台式电脑、游戏机、电视和投影仪。

存储器系统110可以响应于来自主机102的请求而操作，并且特别的，存储待被主机102访问的数据。换言之，存储器系统110可以用作主机102的主存储器系统或者辅助存储器系统。存储器系统110可以利用根据待与主机102电联接的主机接口的协议的各种存储器装置中的任一种来实现。存储器系统110可以利用各种存储器装置中的一种来实现，诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的多媒体卡(RS-MMC)和微型-MMC、安全数字(SD)卡、小型-SD和微型-SD、通用串行总线(USB)存储器装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。

存储器系统110的存储装置可利用非易失性存储器装置来实现，诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM)。

存储器系统110可包括存储待被主机102访问的数据的存储器装置150和可控制数据在存储器装置150中的存储的控制器130。

控制器130和存储器装置150可以集成到一个半导体装置中。例如，控制器130和存储器装置150可以集成到一个半导体装置中并且构成固态驱动器(SSD)。当存储器系统110用作SSD时，与存储器系统110电联接的主机102的操作速度可以显著地增加。

控制器130和存储器装置150可以集成到一个半导体装置中并且构成存储卡。控制器130和存储装置150可集成到一个半导体装置中并且构成存储卡，诸如个人计算机存储卡国际联合会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、小型-SD、微型-SD和SDHC和通用闪速存储(UFS)装置。

作为另一个示例，存储器系统110可以构成计算机、超便携移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下传输并接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置或配置计算系统的各种组成元件中的一种。

当电源中断时存储器系统110的存储器装置150可以留存存储的数据，并且，特别地，在写入操作期间存储主机102提供的数据，并且在读取操作期间将存储的数据提供至主机102。存储器装置150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页面。每个页面可以包括多个存储器单元，多个字线(WL)电联接至所述多个存储器单元。存储器装置150可以是非易失性存储器装置，例如闪速存储器。闪速存储器可以具有三维(3D)堆栈结构。稍候将参考图2至图11详细地描述存储器装置150构造和存储器装置150的三维(3D)堆栈结构。

存储器系统110的控制器130可响应于来自主机102的请求来控制存储器装置150。控制器130可将从存储器装置150读取的数据提供至主机102并将从主机102提供的数据存储在存储器装置150中。为此，控制器130可控制存储器装置150的诸如读取操作、写入操作、编程操作和擦除操作的全部操作。

详细地，控制器130可包括主机接口单元132、处理器134、错误纠正码(ECC)单元138、电源管理单元140、NAND闪速控制器142以及存储器144。

主机接口单元132可以处理来自主机102的命令和数据，并且可以通过诸如以下的各种接口协议中的至少一个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连高速(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电路(IDE)。

ECC单元138可以检测和纠正读取操作期间从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可纠正错误位的阈值数量时，ECC单元138可以不纠正错误位，并且可以输出表示纠正错误位失败的错误纠正失败信号。

ECC单元138可以基于诸如以下的编码调制执行错误纠正操作：低密度奇偶检查(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、涡轮码、里德-所罗门(RS)码、卷积码、递归卷积码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等。ECC单元138可以包括用于错误纠正操作的所有的电路、系统、或装置。

PMU140可以提供和管理控制器130的电源，即，包括在控制器130中的组成元件的电力。

NFC142可用作控制器130和存储器装置150之间的存储接口以允许控制器130响应于来自主机102的请求控制存储器装置150。当存储器装置150是闪速存储器并且特别是当存储器装置150是NAND闪速存储器时，NFC142可以生成存储器装置150的控制信号并且在处理器134的控制下处理数据。

存储器144可以用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可以响应于来自主机102的请求控制存储器装置150。例如，控制器130可以将从存储器装置150读取的数据提供至主机102并将由主机102提供的数据存储至存储器装置150。当控制器130控制存储器装置150的操作时，存储器144可以存储控制器130和存储器装置150的诸如读取、写入、编程和擦除操作的操作使用的数据。

存储器144可以利用易失性存储器来实现。存储器144可以利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实现。如上所说，存储器144可存储被主机102和存储器装置150用于读取和写入操作的数据。为了存储数据，存储器144可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射(map)缓冲器等。

处理器134可以控制存储器系统110的一般操作，并且可以响应于来自主机102的写入请求或读取请求控制存储器装置150的写入操作或读取操作。处理器134可以驱动称作闪存转换层(FTL)的固件以控制存储器系统110的一般操作。处理器可利用微处理器、中央处理单元(CPU)来实现。

管理单元(未示出)可以被包括在处理器134中，并可执行存储器装置150的坏块管理。管理单元可发现包括在存储器装置150中的对于进一步使用处于不满意状态的坏存储块，并对坏存储块执行坏块管理。当存储器装置150是闪速存储器，例如NAND闪速存储器时，由于NAND逻辑功能的特性，写入操作期间，例如编程期间可能发生编程失败。在坏块管理期间，编程失败的存储块或坏的存储块的数据可以编程到新的存储块中。同样地，由于编程失败产生的坏块可能使具有3D堆栈结构的存储器装置150的利用效率和存储器系统100的可靠性严重劣化，并且由此需要可靠的坏块管理。

图2是示出图1所示的存储器装置150的示意图。

参考图2，存储器装置150可以包括多个存储块，例如第0块至第(N-1)块210-240。多个存储块210-240中的每个可以包括多个页面，例如2^M个页面(2^MPAGES)，但本发明不限于此。多个页面中的每个页面可以包括多个存储器单元，多个字线是电联接至所述多个存储器单元。

同样地，根据可被存储或表达在每个存储器单元中的位的数量存储器装置150可以包括作为单层单元(SLC)存储块或多层单元(MLC)存储块的多个存储块。SLC存储块可包括利用每个都能够存储1位数据的存储器单元实现的多个页面。MLC存储块可包括利用每个都能够存储多位数据例如两位以上数据的存储器单元实现的多个页面。包括通过能够存储3个位数据的存储器单元实现的多个页面的MLC存储块可以限定为三层单元(TLC)存储块。

多个存储块210至240中的每个可以在写入操作期间存储由主机装置102提供的数据，并且可以在读取操作期间将存储的数据提供至主机102。

图3是示出图1所示的多个存储块152至156中的一个的电路图。

参照图3，存储器装置150的存储块152可包括分别电联接至位线BL0至BLm-1的多个单元串340。每列的单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可以由多层单元(MLC)构成，每个所述多层单元(SLC)存储多个位的数据信息。串340可分别电联接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线、“SSL”表示源极选择线，并且“CSL”表示公共源线。

虽然图3作为示例示出由NAND闪速存储器单元构成的存储块152，但是应当注意根据实施例的存储器装置150的存储块152不限于NAND闪速存储器，并且可以通过NOR闪速存储器、结合至少两种存储器单元的混合闪速存储器或控制器内置在存储芯片中的1-NAND闪速存储器来实现。半导体装置的操作特性可不仅应用于电荷存储层由导电浮置栅极配置的闪速存储装置，而且可应用于电荷存储层由介电层配置的电荷捕获闪存(CTF)。

存储器装置150的电压供应块310可以将字线电压，例如，编程电压、读取电压和过电压根据操作方式提供至各个字线，以及将电压供应到体材料(bulks)，例如其中形成有存储器单元的阱区。电压供应块310可以在控制电路(未示出)的控制下执行电压生成操作。电压供应块310可以生成多个可变的读取电压以生成多个读取数据、在控制电路控制下选择存储器单元阵列的存储块或扇区中的一个、从选择的存储块选择一个字线、并且将字线电压提供至选择的字线和未选择的字线。

存储器装置150的读取/写入电路320可以由控制电路控制，并且可以根据操作模式用作传感放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储器单元阵列读取数据的传感放大器。同样，在编程操作期间，读取/写入电路320可以用作根据待被存储在存储器单元阵列中的数据驱动位线。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收将要写入存储器单元阵列的数据，并且可以根据输入的数据驱动位线。为此，读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322、324和326，并且多个锁存器(未示出)可包括在页面缓冲器322、324和326中的每个中。

图4至图11是示出图1所示的存储器装置的示意简图。

图4是示出图1所示的存储器装置150的多个存储块152至156的示例的框图。

参照图4，存储器装置150可包括多个存储块BLK0至BLKN-1，并且存储块BLK0至BLKN-1中的每个均可以三维(3D)结构或纵向结构实现。各个存储块BLK0至BLKN-1可包括在第一至第三方向例如x轴方向、y轴方向和z轴方向上延伸的结构。

各个存储块BLK0至BLKN-1可以包括在第二方向延伸的多个NAND串NS。多个NAND串NS可以设置在第一方向和第三方向。每个NAND串NS可电联接至位线BL、至少一个源极选择线SSL、至少一个地选择线GSL、多个字线WL、至少一个虚拟字线DWL以及公共源线CSL。即，各个存储块BLK0至BLKN-1可以电联接至多个位线BL、多个源极选择线SSL、多个地选择线GSL、多个字线WL、多个虚拟字线DWL、以及多个公共源线CSL。

图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的透视图。图6是沿图5所示的存储块BLKi线I-I’进行截取的截面图。

参考图5和图6，存储器装置150的多个存储块中的存储块BLKi可以包括在第一至第三方向延伸的结构。

可以设置衬底5111。衬底5111可以包括掺杂第一型杂质的硅材料。衬底5111可以包括掺杂p-型杂质的硅材料或可以是p-型阱，例如袋(pocket)p阱，并且包括围绕p-型阱的n-型阱。虽然假定衬底5111是p-型硅，但是应注意衬底5111不限于p-型硅。

在第一方向上延伸的多个掺杂区域5311-5314可被设置在衬底5111上方。多个掺杂区域5311至5314可以包含不同于衬底5111的第二型杂质。多个掺杂区域5311至5314可以掺杂有n-型杂质。虽然此处假定第一至第四掺杂区域5311至5314是n-型，但应注意第一至第四掺杂区域5311至5314不限于n-型。

在第一掺杂区域5311和第二掺杂区域5312之间的衬底5111上方的区域中，在第一方向延伸的多个介电材料5112可以顺序地设置在第二方向。介电材料5112和衬底5111可以在第二方向以预定距离彼此隔开。介电材料5112可以在第二方向以预定的距离互相分离。介电材料5112可以包括诸如二氧化硅的介电材料。

在第一掺杂区域5311和第二掺杂区域5312之间的衬底5111上方的区域中，设置了顺序布置在第一方向并且在第二方向贯穿介电材料5112的多个柱状物5113。多个柱状物5113可以分别地贯穿介电材料5112并且可以电联接到衬底5111。每个柱状物5113可以由多种材料构造。每个柱状物5113的表面层5114可以包括由第一型杂质掺杂的硅材料。每个柱状物5113的表面层5114可以包括掺杂有与衬底5111相同类型的杂质的硅材料。虽然假定每个柱状物5113的表面层5114可以包括p-型硅，但应注意每个柱状物5113的表面层5114不限于p-型硅。

每个柱状物5113的内层5115可以由介电材料形成。每个柱状物5113的内层5115可以由诸如二氧化硅的介电材料填充。

在第一掺杂区域5311和第二掺杂区域5312之间的区域，可以沿着介电材料5112、柱状物5113和衬底5111的露出表面设置介电层5116。介电层5116的厚度可小于介电材料5112之间的距离的一半。换言之，不同于介电材料5112和介电层5116的材料的区域可被布置，可设置在(i)设置在介电材料5112的第一介电材料的底部表面上方的介电层5116和(ii)设置在介电材料5112的第二介电材料的顶部表面上方的介电层5116之间。介电材料区域5112位于第一介电材料下面。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，导电材料5211-5291可设置在介电层5116的露出表面上方。在第一方向上延伸的导电材料5211可以设置在邻近衬底5111的介电材料5112和衬底5111之间。特别地，在第一方向上延伸的导电材料5211可设置在(i)设置在衬底5111上的介电层5116和(ii)设置在邻近衬底5111的介电材料5112的底部表面上的介电层5116之间。

在第一方向上延伸的导电材料可设置在(i)设置在介电材料5112中的一个的顶部表面上方的介电层5116和(ii)设置在置于特定介电材料5112上方的介电材料5112的另一介电材料的底部表面上的介电层5116之间。在第一方向上延伸的导电材料5221-5281可设置在介电材料5112之间。在第一方向上延伸的导电材料5291可设置在最上面的介电材料5112上。在第一方向上延伸的导电材料5211-5291可以是金属材料。在第一方向上延伸的导电材料5211-5291可以是诸如多晶硅的导电材料。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置：在第一方向上延伸的多个介电材料5112、顺序地设置在第一方向上且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的露出表面上方的介电层5116、以及在第一方向上延伸的多个导电材料5212-5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置：在第一方向上延伸的多个介电材料5112、顺序地设置在第一方向上且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的露出表面上方的介电层5116、以及在第一方向上延伸的多个导电材料5213-5293。

漏极5320可分别设置在多个柱状物5113上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n-型杂质的硅材料。尽管为了方便起见假定漏极5320包括n-型硅，但应注意的是，漏极5320不限于n-型硅。例如，每个漏极5320的宽度可大于每个对应的柱状物5113的宽度。每个漏极5320可以焊盘(pad)的形状设置在每个对应的柱状物5113的顶部表面上方。

在第三方向上延伸的导电材料5331-5333可设置在漏极5320上方。导电材料5331-5333可在第一方向上顺序地设置。各个导电材料5331-5333可与对应区域的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料5331-5333可通过接触插头电联接。在第三方向上延伸的导电材料5331-5333可以是金属材料。在第三方向上延伸的导电材料5331-5333可以是诸如多晶硅的导电材料。

在图5和图6中，各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成串。各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成NAND串NS。每个NAND串NS可包括多个晶体管结构TS。

图7是图6中所示的晶体管结构TS的截面视图。

参照图7，在图6中所示的晶体管结构TS中，介电层5116可包括第一子介电层5117、第二子介电层5118和第三子介电层5119。

在每个柱状物5113中的p-型硅的表面层5114可作为主体。邻近柱状物5113的第一子介电层5117可作为隧穿介电层，且可包括热氧化层。

第二子介电层5118可作为电荷存储层。第二子介电层5118可作为电荷捕获层，且可包括氮化物层或诸如氧化铝层、氧化铪层等的金属氧化物层。

邻近导电材料5233的第三子介电层5119可作为阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、氧化铪层等的高k介电层。

导电材料5233可作为栅极或控制栅极。即，栅极或控制栅极5233、阻断介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可形成晶体管或存储器单元晶体管结构。例如，第一子介电层5117、第二子介电层5118和第三子介电层5119可形成氧化物-氮化物-氧化物(ONO)结构。在一个实施例中，为方便起见，在每个柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。

存储块BLKi可包括多个柱状物5113。即，存储块BLKi可包括多个NAND串NS。详细地，存储块BLKi可包括在第二方向或垂直于衬底5111的方向上延伸的多个NAND串NS。

每个NAND串NS可包括设置在第二方向上的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可作为串源晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个可作为地选择晶体管GST。

栅极或控制栅极可对应于在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293。换言之，栅极或控制栅极可在第一方向上延伸且形成字线和至少一个源极选择线SSL和至少一个地选择线GSL的至少两个选择线。

在第三方向上延伸的导电材料5331-5333可电联接至NAND串NS的一端。在第三方向上延伸的导电材料5331-5333可作为位线BL。即，在一个存储块BLKi中，多个NAND串NS可电联接至一个位线BL。

在第一方向上延伸的第二类型掺杂区域5311-5314可被设置至NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区域5311-5314可作为公共源线CSL。

即，存储块BLKi可包括在垂直于衬底5111的方向例如第二方向上延伸的多个NAND串NS，且可作为其中多个NAND串NS电联接至一个位线BL的例如电荷捕获类型存储器的NAND闪速存储块。

尽管图5至图7中示出了在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293设置为9层，但应注意的是，在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293不限于设置为9层。例如，在第一方向上延伸的导电材料可设置为8层、16层或任意多个层。换言之，在一个NAND串NS中，晶体管的数量可以是8个、16个或更多。

尽管图5至图7中示出了3个NAND串NS被电联接至一个位线BL，但应注意的是，实施例不限于具有被电联接至一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可电联接至一个位线BL，m为正整数。根据电联接至一个位线BL的NAND串NS的数量，在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的数量和公共源线5311-5314的数量也可被控制。

进一步地，尽管图5至图7中示出了3个NAND串NS被电联接至在第一方向上延伸的一个导电材料，但应注意的是，实施例不限于具有被电联接至在第一方向上延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可被电联接至在第一方向上延伸的一个导电材料，n为正整数。根据被电联接至在第一方向上延伸的一个导电材料的NAND串NS的数量，位线5331-5333的数量也可被控制。

图8是示出具有如参照图5至图7所述的第一结构的存储块BLKi的等效电路图。

参照图8，在具有第一结构的块BLKi中，NAND串NS11-NS31可设置在第一位线BL1和公共源线CSL之间。第一位线BL1可对应于图5和图6的在第三方向上延伸的导电材料5331。NAND串NS12-NS32可设置在第二位线BL2和公共源线CSL之间。第二位线BL2可对应于图5和图6的在第三方向上延伸的导电材料5332。NAND串NS13-NS33可设置在第三位线BL3和公共源线CSL之间。第三位线BL3可对应于图5和图6的在第三方向上延伸的导电材料5333。

每个NAND串NS的源极选择晶体管SST可电联接至对应的位线BL。每个NAND串NS的地选择晶体管GST可电联接至公共源线CSL。存储器单元MC可以设置在每个NAND串NS的源极选择晶体管SST和地选择晶体管GST之间。

在该示例中，NAND串NS可由行和列的单元定义并且电联接至一个位线的NAND串NS可形成一列。电联接至第一位线BL1的NAND串NS11-NS31可对应于第一列，电联接至第二位线BL2的NAND串NS12-NS32可对应于第二列，并且电联接至第三位线BL3的NAND串NS13-NS33可对应于第三列。电联接至一个源极选择线SSL的NAND串NS可形成一行。电联接至第一源极选择线SSL1的NAND串NS11-NS31可形成第一行，电联接至第二源极选择线SSL2的NAND串NS12-NS32可形成第二行，并且电联接至第三源极选择线SSL3的NAND串NS13-NS33可形成第三行。

在每个NAND串NS中，可定义高度。在每个NAND串NS中，邻近地选择晶体管GST的存储器单元MC1的高度可具有值“1”。在每个NAND串NS中，当从衬底5111被测量时，存储器单元的高度可随着存储器单元靠近源极选择晶体管SST而增加。在每个NAND串NS中，邻近源极选择晶体管SST的存储器单元MC6的高度可以是7。

在相同行中的NAND串NS的源极选择晶体管SST可共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可分别电联接至不同的源极选择线SSL1、SSL2和SSL3。

相同行中的NAND串NS中的相同高度处的存储器单元可共享字线WL。即，在相同高度处，电联接至不同行中的NAND串NS的存储器单元MC的字线WL可被电联接。相同行的NAND串NS中相同高度处的虚拟存储器单元DMC可共享虚拟字线DWL。即，在相同高度或水平处，电联接至不同行中的NAND串NS的虚拟存储器单元DMC的虚拟字线DWL可被电联接。

位于相同水平或高度或层处的字线WL或虚拟字线DWL可在可设置在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的层处彼此电联接。在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293可通过接触部共同电联接至上层。在上层处，在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293可被电联接。换言之，在相同行中的NAND串NS的地选择晶体管GST可共享地选择线GSL。进一步地，在不同行中的NAND串NS的地选择晶体管GST可共享地选择线GSL。即，NAND串NS11-NS13、NS21-NS23和NS31-NS33可电联接至地选择线GSL。

公共源线CSL可电联接至NAND串NS。在有源区域上和在衬底5111上，第一至第四掺杂区域5311-5314可被电联接。第一至第四掺杂区域5311-5314可通过接触部电联接至上层，并且在上层处，第一至第四掺杂区域5311-5314可被电联接。

即，如图8中所示，相同高度或水平的字线WL可被电联接。因此，当选择特定高度处的字线WL时，电联接至字线WL的所有NAND串NS可被选择。在不同行中的NAND串NS可电联接至不同源极选择线SSL。因此，在电联接至相同字线WL的NAND串NS中，通过选择源极选择线SSL1-SSL3中的一个，在未选择的行中的NAND串NS可与位线BL1-BL3电隔离。换言之，通过选择源极选择线SSL1-SSL3中的一个，NAND串NS的行可被选择。此外，通过选择位线BL1-BL3中的一个，所选择的行中的NAND串NS可以列为单位来选择。

在每个NAND串NS中，可设置虚拟存储器单元DMC。在图8中，虚拟存储器单元DMC可在每个NAND串NS中被设置在第三存储器单元MC3和第四存储器单元MC4之间。即，第一至第三存储器单元MC1-MC3可设置在虚拟存储器单元DMC和地选择晶体管GST之间。第四至第六存储器单元MC4-MC6可设置在虚拟存储器单元DMC和源极选择晶体管SSL之间。每个NAND串NS的存储器单元MC可被虚拟存储器单元DMC划分成存储器单元组。在划分的存储器单元组中，邻近地选择晶体管GST的存储器单元例如MC1-MC3可被称为较低存储器单元组，且邻近串选择晶体管SST的存储器单元例如MC4-MC6可被称为较高存储器单元组。

在下文中，将参照图9至图11做出详细说明，图9至图11示出根据本发明的另一个实施例的通过不同于第一结构的三维(3D)非易失性存储器而实现的存储器系统。

特别地，图9是示意性说明利用不同于上文参照图5至图8所述的第一结构的三维(3D)非易失性存储装置来实现的存储装置的透视图。图10是示出沿图9的线VII-VII＇截取的存储块BLKj的截面图。

参考图9和图10，图1的存储器装置150的多个存储块中的存储块BLKj可以包括在第一至第三方向延伸的结构。

可以设置衬底6311。例如，衬底6311可包括掺杂有第一类型杂质的硅材料。例如，衬底6311可包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如袋p-阱，且包括围绕p-型阱的n-型阱。尽管为了方便在实施例中假定衬底6311为p-型硅，但应注意的是，衬底6311不限于p-型硅。

在x轴方向和y轴方向上延伸的第一至第四导电材料6321-6324被设置在衬底6311上方。第一至第四导电材料6321-6324可在z轴方向上隔开预定距离。

在x轴方向和y轴方向上延伸的第五至第八导电材料6325-6328可设置在衬底6311上方。第五至第八导电材料6325-6328可在z轴方向上隔开预定距离。第五至第八导电材料6325-6328可在y轴方向上与第一至第四导电材料6321-6324隔开。

可设置穿过第一至第四导电材料6321-6324的多个下部柱状物DP。每个下部柱状物DP在z轴方向上延伸。而且，可设置穿过第五至第八导电材料6325-6328的多个上部柱状物UP。每个上部柱状物UP在z轴方向上延伸。

下部柱状物DP和上部柱状物UP中的每个可包括内部材料6361、中间层6362和表面层6363。中间层6362可用作单元晶体管的通道。表面层6363可包括阻断介电层、电荷存储层和隧穿介电层。

下部柱状物DP和上部柱状物UP可通过管栅极PG电联接。管栅极PG可被设置在衬底6311中。例如，管栅极PG可包括与下部柱状物DP和上部柱状物UP相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可用作公共源线CSL。

漏极6340可设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可设置在漏极6340上方。

第一上部导电材料6351和第二上部导电材料6352可在x轴方向上隔开。第一上部导电材料6351和第二上部导电材料6352可由金属形成。第一上部导电材料6351和第二上部导电材料6352和漏极6340可通过接触插头电联接。第一上部导电材料6351和第二上部导电材料6352分别作为第一位线BL1和第二位线BL2。

第一导电材料6321可作为源极选择线SSL，第二导电材料6322可作为第一虚拟字线DWL1，并且第三导电材料6323和第四导电材料6324分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别作为第三主字线MWL3和第四主字线MWL4，第七导电材料6327可作为第二虚拟字线DWL2，并且第八导电材料6328可作为漏极选择线DSL。

下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料6321-6324形成下部串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料6325-6328形成上部串。下部串和上部串可通过管栅极PG电联接。下部串的一端可电联接至作为公共源线CSL的第二类型的掺杂材料6312。上部串的一端可通过漏极6340电联接至对应的位线。一个下部串和一个上部串形成一个单元串，其电联接在作为公共源线CSL的第二类型的掺杂材料6312和作为位线BL的上部导电材料层6351-6352中的对应的一个之间。

即，下部串可包括源极选择晶体管SST、第一虚拟存储器单元DMC1、以及第一主存储器单元MMC1和第二主存储器单元MMC2。上部串可包括第三主存储器单元MMC3、第四主存储器单元MMC4、第二虚拟存储器单元DMC2和漏极选择晶体管DST。

在图9和图10中，上部串和下部串可形成NAND串NS，且NAND串NS可包括多个晶体管结构TS。由于上文参照图7详细地描述了包括在图9和图10中的NAND串NS中的晶体管结构，所以在此将省略其详细说明。

图11是示出具有如上参照图9和图10所述的第二结构的存储块BLKj的等效电路的电路图。为方便起见，仅示出形成第二结构中的存储块BLKj中的一对的第一串和第二串。

参照图11，在存储器装置150的多个块中的具有第二结构的存储块BLKj中，单元串可以定义多个对的这种方式来设置，其中，单元串中的每个都利用如上参照图9和图10所述的通过管栅极PG电联接的一个上部串和一个下部串来实现。

即，在具有第二结构的某一存储块BLKj中，存储器单元CG0-CG31沿第一通道CH1(未示出)堆叠，例如，至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可形成第一串ST1，并且存储器单元CG0-CG31沿第二通道CH2(未示出)堆叠，例如，至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可形成第二串ST2。

第一串ST1和第二串ST2可电联接至相同漏极选择线DSL和相同源极选择线SSL。第一串ST1可电联接至第一位线BL1，且第二串ST2可电联接至第二位线BL2。

尽管图11中描述了第一串ST1和第二串ST2被电联接至相同漏极选择线DSL和相同源极选择线SSL，但可认为第一串ST1和第二串ST2可电联接至相同源极选择线SSL和相同位线BL、第一串ST1可电联接至第一漏极选择线DSL1并且第二串ST2可电联接至第二漏极选择线SDL2。进一步地，可认为第一串ST1和第二串ST2可电联接至相同漏极选择线DSL和相同位线BL、第一串ST1可电联接至第一源极选择线SSL1并且第二串ST2可电联接至第二源极选择线SSL2。

下文，将参考图12至14更详细地描述对根据本发明的实施例的存储器系统中的存储器装置的数据处理操作，或者特别是对应于从主机102接收的命令的命令操作，例如对存储器装置150的命令数据处理操作。

图12和图13是示意地示出根据本发明的一个实施例的图1的存储器系统110的操作方法的简图。

在写入操作期间，控制器130可以将用户数据存储到存储器装置150的存储块中，并且可以生成并更新包括其中存储用户数据的存储块的映射数据的元数据。映射数据可以包括包含逻辑到物理(L2P)表的第一映射数据和包含物理到逻辑(P2L)表的第二映射数据。控制器130可以将元数据存储到存储器装置150的存储块中。L2P映射表可以包括L2P信息，其是储存用户数据的存储块的逻辑地址和物理地址之间的映射信息。P2L映射表可以包括P2L信息，其是储存用户数据的存储块的物理地址和逻辑地址之间的映射信息。

元数据可以包括关于对应于命令的命令数据和命令操作的信息、关于受控于命令操作的存储器装置150的存储块的信息、以及关于对应于命令操作的映射数据的信息。换言之，元数据可以包括用户数据之外的命令的所有信息和数据。

写入操作期间，控制器130可以在存储器装置150的存储块中存储用户数据的数据段和元数据的元段。元段可以包括L2P映射表和P2L映射表的映射段(L2P段和P2L段)。

控制器130可以通过单触发编程(one shot program)将用户数据和元数据存储至超级存储块中。

超级存储块可以包括一个或多个可以包括在不同存储器管芯或平面中或者相同存储器管芯和平面中的存储块。例如，超级存储块可以包括包括在不同存储器管芯或平面中或者相同存储器管芯和平面中的第一存储块和第二存储块。

随着元数据的元段存储在超级存储块的两个或更多个存储块，例如第一存储块和第二存储块中，元段可以是交错的，即元段可以交替且规律地在超级存储块的两个或更多个存储块之间存储。可以通过交错实质上提高元数据的存取性能。此外，随着涉及接收的命令的用户数据和元数据通过单触发编程同时地存储到超级存储块中，控制器130可以更快速并稳定地处理对应于命令的命令数据，从而更快速并稳定地执行对应于接收的命令的命令操作。

参照图12，控制器130可以在写入操作期间将用户数据和用户数据的映射数据存储至存储器装置150的第一至第三超级存储块1250-1270的开放块1252-1274中。

第一至第三超级存储块1250-1270中的每个包括两个存储块，即，第一存储块和第二存储块。然而，第一至第三超级存储块1250-1270可以分别包括多于两个存储块。

图12示例了偶数存储块(块0、块2和块4)作为第一存储块以及奇数存储块(块1、块3和块5)作为第二存储块。

下文，假定第一存储块(块0、块2和块4)包括在第一存储器管芯的第一平面中并且第二存储块(块1、块3和块5)包括在存储器装置150的第一存储器管芯的第二平面中。

控制器130可以通过单触发编程将元数据和用户数据存储至第一至第三超级存储块1250-1270中。

控制器130可以通过单触发编程将L2P段和P2L段存储至超级存储块1250-1270的第一存储块和第二存储块中。

控制器130可以在第一缓冲器1210中缓冲用户数据的数据段1212。然后，控制器130可以将存储在第一缓冲器1210中的数据段1212通过单触发编程存储至超级存储块1250-1270的第一存储块和第二存储块中。

随着用户数据的数据段1212存储至超级存储块1250-1270的第一存储块和第二存储块中，控制器130可以将用户数据的第一映射数据的L2P段1222和第二映射数据的P2L段1224生成并存储至第二缓冲器1220中。

参照图13，在响应于命令的命令操作(例如，响应于写入命令的写入操作)期间，控制器130可以将用户数据的数据段1300存储在包括在控制器130的存储器144中的第一缓冲器1210中。

图13示例了包括数据段0-9的用户数据的数据段1300。作为示例，假定数据段0-9分别地对应于逻辑页面数量0-9。

在响应于命令的命令操作期间，控制器130可以将包括用户数据的映射数据的元数据的元段1330存储至包括在控制器130的存储器144中的第二缓冲器1220中。

图13示例了包括分别对应于元数据的段索引0-9的元段0-9的元数据的元段1330。

下文假定数据段0-9和元段0-9的每个段具有16K大小并且包括在每个存储块中的每个页面具有16K大小。假设单触发编程大小为64K，数据段0-9和元段0-9中具有总大小64K的四个段可以合并并通过各次单触发编程存储在每个超级存储块中。

因此，在响应于命令的命令操作(例如，响应于写入命令的写入操作期间)，在控制器130的存储器144中，存储器系统可以将用户数据的数据段1300存储在第一缓冲器1210中，并且将元数据的元段1330存储在第二缓冲器1220中。然后，存储器系统可以通过单触发编程将存储在第一缓冲器1210中的数据段1300和存储在第二缓冲器1220中的元段1300存储在第一超级存储块1250中。

例如，根据单触发编程的大小(总大小64K的四个数据或者元段)，存储器系统可以通过单触发编程仅将数据段1300或仅将元段1330存储至包括在第一超级存储块1250的第一存储块和第二存储块的页面中。此外，存储器系统可以合并数据段1300和元段1330，并且将合并的段通过单触发编程存储至包括在第一超级存储块1250的第一存储块和第二存储块中的页面中。

因此，在响应于命令的命令操作(例如，响应于写入命令的写入操作)期间，存储器系统能快速并稳定地通过单触发编程处理用户数据和元数据，从而快速并稳定地执行命令操作。此外，元数据(例如，用户数据的映射数据)可以交错并通过单触发编程存储在存储器装置150的超级存储块1250-1270的第一存储块和第二存储块中，并且由此，存储器系统能快速地存取用于执行命令操作的元数据。在一个实施例中，至少一个缓冲的元数据和用户数据段可以以交错方式存储在超级存储块的每个存储块或者存储器装置的块中。在一个实施例中，缓冲的元数据和用户数据段两者可以以交错方式存储在超级存储块的每个存储块或者存储器装置的块中。例如，参照图13，根据交错方式的单触发编程，数据段0可以存储在块0(1252)的页面0中，元段0可以存储在块1(1254)的页面0中，数据段1可以存储在块2(1262)的页面0中，并且元段1可以存储在块3(1264)的页面0中。

图14是示出根据本发明的实施例的存储器系统110的数据处理操作的流程图。

参照图14，在步骤1410，存储器系统110可以在响应于命令的命令操作期间将用于命令操作的用户数据的数据段和元数据的元段缓冲至控制器130的存储器144中。

在步骤1420，存储器系统可以检查用于缓冲的数据段和元段的单触发编程的、包括在存储器装置150中的超级存储块中的开放块(即，参考图12和图13描述的第一存储块和第二存储块)。

在步骤1430，存储器系统可以根据单触发编程的大小合并缓冲的数据段和元段，例如，如上所述的总大小64K的四个数据或者元段。例如，存储器系统可以仅合并数据段，仅合并元段或者合并数据段和元段两者以具有与单触发编程的大小一致的总大小。例如，当假定数据段和元段的每个段具有16K大小并且单触发编程的大小为64K时，数据段0-9和元段0-9中具有64K总大小的四个段可以合并以用于单次单触发编程。

在步骤1440，存储器系统可以通过各次单触发编程将合并的段存储(编程)至包括在存储器装置150的超级存储块中的页面。

由于已经参考图12和图13更详细地描述了用于对应于从主机接收的命令的命令操作的用户数据的数据段和元数据的元段、用于数据段和元段的单触发编程、用于单触发编程的存储器装置的超级存储块、以及数据段和元段向超级存储块的存储，在此省略其详细说明。

如上所述，根据本发明的实施例的存储器系统及其操作方法能最小化存储器系统的复杂度和操作负荷。存储器系统及其操作方法可以进一步增加存储器装置的使用效率，并且可以更快速并稳定地将数据处理至存储器装置。

尽管为了说明的目的已经描述了各种实施例，但对于本领域技术人员将明显的是，在不脱离如权利要求所限定的本发明的精神和/或范围的情况下可以做出各种改变和变型。