对电子装置执行信号控制的装置及方法与流程

本发明涉及对片上系统(systemonchip,soc)架构和存储芯片之间的信号进行时序控制的技术，更具体地，涉及一种对电子装置执行信号控制的装置及方法。

背景技术：

在现有技术中，半导体芯片可以整合在一起并封装在同一封装体内，以减小印刷电路板的尺寸和/或电子装置的尺寸。以soc架构为例，半导体芯片可包括soc芯片以及随机存取存储器(randomaccesssmemory,以下简称为ram)芯片，其中，soc芯片的四个边的附近具有多个存储接口终端(memoryinterfaceterminal)，且ram芯片的四个边的附近设置有多个存储接口终端。在现有技术中，ram芯片可设置在soc芯片上，而ram芯片的存储接口终端可与soc芯片的存储接口终端通过焊接(soldering)方式实现电连接。但是，这会出现一些问题。例如，不同长度的线路可能导致信号的偏移(skew)问题。特别是，在两条线路的长度之间的差距达到数千微米(micrometer)的情形下，例如，将很难进行时序的分配。因此，需要开发设计一种新的方法，以加强对具有封装在一起的多个半导体芯片的电子装置的存储接口控制，从而保证电子装置的整体性能。

技术实现要素：

基于以上问题，本发明提供了一种对电子装置执行信号控制的装置及方法。

根据本发明的第一方面，提供一种对电子装置执行信号控制的装置，所述装置包括所述电子装置的至少一部分，所述装置包括：多个时钟缓冲器对，其串联地电连接在一起并设置在所述电子装置的集成电路的特定电路中，其中，所述多个时钟缓冲器对中的每个时钟缓冲器对包括设置在不同方向上的两个时钟缓冲器，所述两个时钟缓冲器中的一个位于一条普通传输路径上，所述普通传输路径用于分配所述集成电路的基准时钟信号，所述两个时钟缓冲器中的另一个位于一条特殊传输路径上，所述特殊传输路径用以作为在所述特定电路的校准过程中毗邻所述普通传输路径的返回路径，且所述普通传输路径的末端被作为所述特殊传输路径的起点；以及相位检测器，耦接于所述多个时钟缓冲对，并设置在所述集成电路中，用以对从所述特殊传输路径获取的所述基准时钟信号执行相位检测，以根据所述基准时钟信号的分配时间校准所述特定电路。

根据本发明的第二方面，提供一种对电子装置执行信号控制的方法，所述方法包括以下步骤:利用多个时钟缓冲器对来传输所述电子装置的集成电路的基准时钟信号，所述多个时钟缓冲器对串联地电连接并设置在所述集成电路的特定电路中，其中，所述时钟缓冲器对中的每个时钟缓冲器对包括设置在不同方向上的两个时钟缓冲器，所述两个时钟缓冲器中的一个位于一条普通传输路径上，所述普通传输路径用以分配所述集成电路的所述基准时钟信号，所述两个时钟缓冲器中的另一个位于一条特殊传输路径上，所述特殊传输路径用以作为在所述特定电路的校准过程中毗邻于所述普通传输路径的返回路径，且所述普通传输路径的末端被用作所述特殊传输路径的起点；以及利用所述集成电路中的相位检测器对从所述特殊传输路径获取的所述基准时钟信号执行相位检测，以根据所述基准时钟信号的分配时间校准所述特定电路。

本发明提供的对电子装置执行信号控制的装置及方法，以恰当地解决信号的偏移问题，以保证电子装置的整体性能。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为根据本发明实施例的对电子装置执行存储接口控制的装置的示意图。

图2为根据本发明另一实施例的对电子装置执行存储接口控制的装置的示意图。

图3为根据本发明另一实施例的对电子装置执行存储接口控制的装置的示意图。

图4为根据本发明实施例的对电子装置执行存储接口控制的装置的示意图。

图5为根据本发明实施例的对电子装置执行存储接口控制的方法的流程图。

图6为根据本发明实施例的与图5所示的方法有关的控制方案的相关波形图。

图7为根据本发明另一实施例的与图5所示的方法有关的控制方案的相关波形图。

图8为根据本发明实施例的于图7所示的控制方案的减速阶段中使用两串二进制数据流的对电子装置执行存储接口控制的装置的示意图。

图9为根据本发明实施例的对应于图8所示的两串二进制数据流的相关波形的波形图。

图10为根据本发明实施例的于图7所示的控制方案的位移阶段中使用两串二进制数据流的对电子装置执行存储接口控制的装置的示意图。

图11为根据本发明实施例的对应于图10所示的两串二进制数据流的相关波形的波形图。

图12为根据本发明实施例的于图7所示的控制方案的位移阶段中使用两串二进制数据流的对电子装置执行存储接口控制的装置的示意图。

图13为根据本发明实施例的对应于图12所示的两串二进制数据流的相关波形的波形图。

图14为根据本发明实施例的于图7所示的控制方案的加速阶段中使用两串二进制数据流的对电子装置执行存储接口控制的装置的示意图。

图15为根据本发明实施例的对应于图14所示的两串二进制数据流的相关波形的波形图。

具体实施方式

下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

某些词语在说明书和权利要求书中均有使用，其代表确定的元件。本领域的技术人员可以理解的是，不同的电子装备制造商可能会对同一个元件采用不同的名称。本申请以功能来区分元件，而并不以名称来区分元件。此外，在说明书和权利要求书中，词语“包括”是开放式的，其应该被理解为“包括，但不限于...”。同样，词语“连接”应该被理解为间接的或直接的电连接。因此，如果一个装置连接到另一个装置，那么所述连接可为直接的电连接，或通过其他装置的连接而实现的间接电连接。

图1为根据本发明实施例的对电子装置执行存储接口控制的装置100-1的示意图。请参见图1，装置100-1包括上述电子装置的至少一部分(例如部分或整体)。举例来说，装置100-1可能包括上述电子装置中的一部分，更具体地，其可为至少一个硬件电路，例如电子装置中的至少一个集成电路(integratedcircuit，以下简称为ic)。在其它的实施例中，装置100-1也可为整个上述电子装置。或者，在其它的实施例中，装置100-1可包括具有上述电子装置的系统(例如，包括上述电子装置的音/视频系统)。上述电子装置的例子可包括，但并不局限于，移动电话(例如多功能移动电话)、个人数字助手(personaldigitalassistant,pda)、和个人计算机(例如手提计算机)。

如图1所示，装置100-1可包括相位检测器110、模拟延迟线111a、模拟延迟线111b和多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k，其中，符号“k”代表大于1的任意正整数；其中，模拟延迟线111a耦接于生成基准时钟信号(referenceclocksignal)ref的基准时钟源(referenceclocksource)，并设置在电子装置的ic(如上述的至少一个ic)的普通传输路径(ordinarytransmissionpath)的起点，模拟延迟线111b耦接于相位检测器110并设置在ic的特殊传输路径(extraordinarytransmissionpath)的末端，所述普通传输路径和特殊传输路径可分别在不同方向上穿过多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k。举例来说，所述ic可为soc(片上系统)芯片，在soc芯片四个边的附近设置有多个存储接口终端，且耦接于所述ic的ram(随机存取存储器)可为ram芯片，在ram芯片四个边的附近设置有多个存储接口终端。在实际应用中，电子装置中的多个半导体芯片，例如本实施例的soc芯片和ram芯片可被整合在一起并封装在同一封装体内，且ram芯片的存储接口终端可与soc芯片的存储接口终端通过焊接方式进行电连接。当然，本领域技术人员可以理解的是，以上仅是出于描述的需要，而并非是对本发明的限制。

在本实施例中，相位检测器110、模拟延迟线111a、模拟延迟线111b、和多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k均设置在ic中(例如soc芯片中)。如图1所示，多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k串联地电连接在一起并位于ic的存储接口电路(memoryinterfacecircuit)中，用以通过ic的存储接口终端而将基准时钟信号ref连接到ram(例如ram芯片)的物理电路ddrphy，例如位于ram的物理电路ddrphy和ic的时钟缓冲器对112-k之间的节点。此外，本实施例的相位检测器110通过模拟延迟线111a和模拟延迟线111b而耦接于多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k，其中相位检测器110具有两个输入端，其中一个输入端与模拟延迟线111a的输入端电连接，而另一个输入端与模拟延迟线111b的输出端电连接。另外，多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k中的每一个时钟缓冲器对112-k(其中，k可为在区间[1，n]内的正整数)包括设置在不同方向上的两个时钟缓冲器。更具体地，两个时钟缓冲器中的一个位于普通传输路径上，所述普通传输路径用于分配ic(例如soc芯片)的基准时钟信号ref至ram(例如ram芯片)，且两个时钟缓冲器中的另一个设置在特殊传输路径上，所述特殊传输路径用作一条在存储接口电路的校准过程中毗邻于普通传输路径的返回路径，其中普通传输路径的末端被用作特殊传输路径的起点。举例来说，上述ic的存储接口终端，例如，上述ram的物理电路ddrphy和上述ic的时钟缓冲器对112-k之间的节点，可以看作是普通传输路径的末端，也可以看作是特殊传输路径的起点。

在本实施例中，模拟延迟线111a用以延迟基准时钟信号ref并输出延迟后的基准时钟信号至位于普通传输路径上的第一时钟缓冲器(例如时钟缓冲器对112-1中的上半部的时钟缓冲器)，而模拟延迟线111b用以延迟从位于特殊传输路径的最末端的时钟缓冲器(例如时钟缓冲器对112-1中的下半部的时钟缓冲器)获取的基准时钟信号。此外，相位检测器110用以根据从上述基准时钟源(即，普通传输路径的输入端)直接获取的基准时钟信号ref，对从特殊传输路径(即，特殊传输路径的输出端)获取的基准时钟信号ref执行相位检测，以根据基准时钟信号ref的分配时间(distributiontime)校准存储接口电路。例如，假定模拟延迟线111a的长度(例如，模拟延迟线111a中激活的(enabled)延迟单元的数量)和模拟延迟线111b的长度(例如，模拟延迟线111b中激活的延迟单元的数量)在初始时彼此相等。需要分配给基准时钟信号ref通过模拟延迟线111a和模拟延迟线111b中每一模拟延迟线的分配时间等于ta，而需要分配给基准时钟信号ref通过多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k中的上一行的分配时间等于td。因此，存储接口电路的校准过程中，基准时钟信号ref穿过(passthrough)普通传输路径和特殊传输路径所需要的总分配时间tref可表述如下：

tref＝(ta+td)*2；

其中，装置100-1通过使用相位检测器110执行上述的相位检测，以确定总分配时间tref。需要注意的是，基准时钟信号ref穿过普通传输路径的分配时间tord可表述如下：

tord＝(tref/2)＝(ta+td)。

由于装置100-1可通过上述等式而确定分配时间tord，因此装置100-1能够根据分配时间tord而调节模拟延迟线111a的长度(例如调节模拟延迟线111a中激活的延迟单元的数量)。

在实际应用中，模拟延迟线111a的长度(例如，模拟延迟线111a中激活的延迟单元的数量)可根据在存储接口电路的校准过程中相位检测器110的至少一次相位检测结果(例如，一次或多次的相位检测结果)来调节，且上述的至少一次相位检测结果可根据从基准时钟源直接获取的基准时钟信号ref而进行测量。

图2是根据本发明另一实施例的对电子装置执行存储接口控制的装置100-2的示意图，本实施例中的装置100-2包括上述电子装置的至少一部分(例如，部分或整体)。例如，装置100-2可能包括上述电子装置的一部分，更具体地，可为至少一个硬件电路，例如电子装置中的至少一个ic。于另一示例中，装置100-2可为整个上述电子装置。于再一示例中，装置100-2可能包括具有上述电子装置的系统(例如，包括上述电子装置的音/视频系统)。

如图2所示，本实施例的相位检测器110、模拟延迟线111a、模拟延迟线111b、和多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k可以与图1所示的实施例的对应元件相同。除了上述的相位检测器110、模拟延迟线111a、模拟延迟线111b、和多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k外，本实施例中的装置100-2可进一步包括锁相环(phaselockedloop,以下简称为pll)108、耦接于模拟延迟线111a和pll108之间的直接数字合成(directdigitalsynthesis,以下简称为dds)模块109a，和耦接于相位检测器110和pll108之间的另一dds模块109b，其中本实施例的基准时钟信号ref为dds模块109a的输出信号。

在本实施例中，根据pll108的运行，dds模块109a生成基准时钟信号ref，dds模块109b生成改变后的基准时钟信号ref_offset。需要注意的是，dds模块109b具有输入端，该输入端用于输入累加偏移码(accumulatoroffsetcode)以调节基准时钟信号ref，来产生改变后的基准时钟信号ref_offset。因为装置100-2能够通过使用相位检测器110执行上述相位检测，以确定上述总分配时间tref，因此装置100-2能够通过图2所示的架构以确定上述分配时间tord，从而装置100-2能够根据分配时间tord来调节模拟延迟线111a的长度(例如，模拟延迟线111a中激活的延迟单元的数量)。

在实际应用中，模拟延迟线111a的长度(例如，模拟延迟线111a中激活的延迟单元的数量)可根据在存储接口电路的校准过程中相位检测器110的至少一次相位检测结果(例如，一次或多次的相位检测结果)来调节，且上述的相位检测器110的至少一次相位检测结果可根据与上述累加偏移码相关的改变后的基准时钟信号而进行测量。为简洁的需要，本实施例中相似的描述将不会详细地重复说明。

图3是根据本发明另一实施例的对电子装置执行存储接口控制的装置100-3的示意图，本实施例中的装置100-3包括上述电子装置的至少一部分(例如，部分或整体)。例如，装置100-3可能包括上述电子装置的一个部分，更具体地，可为至少一个硬件电路，例如电子装置中的至少一个ic。于另一示例中，装置100-3可为整个上述电子装置。于另一示例中，装置100-3可能包括具有上述电子装置的系统(例如，包括上述电子装置的音/视频系统)。

如图3所示，本实施例的相位检测器110和多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k可分别与图1中所示的实施例的对应元件相同，且上述基准时钟信号ref可替换为基准时钟信号mempll_ck，基准时钟信号mempll_ck可从耦接于上述存储接口电路的pll(或位于上述存储接口电路之内的pll)中获取，例如图2所示的实施例中的pll108。除了上述相位检测器110和多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k外，本实施例中，装置100-3可进一步包括直接数字合成子模块(directdigitalsynthesissub-module，以下简称为dds子模块)107a、另一dds子模块107b和计算模块106，其中，dds子模块107a耦接于生成基准时钟信号mempll_ck的基准时钟源和普通传输路径的起点之间，另一dds子模块107b耦接于生成基准时钟信号mempll_ck的基准时钟源和相位检测器110之间，且计算模块106耦接于dds子模块107a和相位检测器110之间。其中，相位检测器110的两个输入端中的一个与本实施例中特殊传输路径的末端电连接。需要指出的是，在本实施例如图3所示的架构中，不需要上述的模拟延迟线111a，因此，在本实施例中，时钟缓冲器对112-1中的上面的时钟缓冲器可为普通传输路径的起点。另外，在本实施例如图3所示的架构中，不需要上述的模拟延迟线111b，因此，在本实施例中，时钟缓冲器对112-1的下面的时钟缓冲器可为特殊传输路径的末端。在图3所示的架构中，计算模块106可包括多个计算单元，其分别标记有不同的记号。例如，输入分别标记为“+”和“-”的计算单元“+”可执行减法操作；而输入未被分别标记为“+”和“-”的计算单元“+”可执行加法操作。于另一示例中，计算单元“×”可执行乘法操作，计算单元“224”可对其输入执行放大224倍的操作，而计算单元“2n”可对其输入执行放大2n倍的操作，其中，“n”为大于1的正整数。于另一示例中，计算单元“z-1”可对其输入执行倒数(reciprocal)运算。另外，符号“2m”可代表预定值2m，其中，“m”为大于1的正整数。需要注意的是，符号“pcw[30:24]”代表由特定信号pcw所搭载的二进制数据[30:24]，而符号“pcw[23:0]”代表由特定信号pcw所搭载的其他二进制数据[23:0]。上述这些计算模块在相关技术中已被熟知，因此，在此不再详细地描述这些计算单元(和所述计算单元的操作)。

在本实施例中，dds子模块107a用以对基准时钟信号mempll_ck执行dds操作，以生成dds结果并将所述dds结果输出至位于普通传输路径上的第一时钟缓冲器(即，时钟缓冲器对112-1中的上半部的时钟缓冲器)。此外，dds子模块107b用以对基准时钟信号mempll_ck执行另一次dds操作，以生成另一个dds结果并将所述另一次dds结果输出至相位检测器110。另外，计算模块106用以根据相位检测器110的至少一次的相位检测结果(例如，一次或多次的相位检测结果)来执行计算，以生成至少一个计算结果，从而改变dds子模块107a所执行的所述dds操作，其中，dds子模块107a所执行的所述dds操作对应于上述的在存储接口电路的校准过程中相位检测器110所产生的至少一次相位检测结果。更具体地，上述至少一次相位检测结果可被输入至计算模块106中的第一级(例如，图3所示的计算模块106的右下角的多路转接器(multiplexer))，也可被用作选择信号以控制多路转接器，且多路转接器根据所述选择信号选择性地输入增量(increment)(例如+1的增量)或减量(decrement)(例如-1的减量)至计算模块106的下一级。

在本实施例中，上述的需要分配给基准时钟信号ref通过上述的模拟延迟线111a和模拟延迟线111b中每一模拟延迟线的分配时间ta可等于0。因而，在存储接口电路的校准过程中，基准时钟信号ref穿过普通传输路径和特殊传输路径的总分配时间tref可表述如下：

tref＝(ta+td)*2＝(0+td)*2＝(2*td)；

其中，装置100-3通过相位检测器110执行上述的相位检测，以确定总分配时间tref。需要注意的是，基准时钟信号mempll_ck(或其衍生信号)穿过普通传输路径的分配时间tord可表述如下：

tord＝(tref/2)＝(ta+td)＝(0+td)＝td

由于装置100-3能通过相位检测器110执行上述的相位检测，以确定本实施例的总分配时间tref，因此装置100-3可通过图3所示的架构而确定上述的分配时间tord，则装置100-3能够根据分配时间tord来调节(或改变)dds子模块107a所执行的dds操作。

在本发明的一些实施例中，例如上述的任意实施例，或由上述实施例的变化实施例中，提供了一种对如上述电子装置执行存储接口控制的方法，其中，所述方法包括以下步骤：利用上述的多个时钟缓冲器对(例如，在图1，图2和图3中所示的任一实施例中的多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k)来传输电子装置的ic的基准时钟信号(例如在图1，图2和图3中所示的任一实施例中所述的ic的基准时钟信号)，多个时钟缓冲器对串联地电连接在一起并位于ic的存储接口电路中，例如上述的存储接口电路，其中，多个时钟缓冲器对中的每个时钟缓冲器对包括设置在不同方向上的两个时钟缓冲器，两个时钟缓冲器中的一个位于上述的普通传输路径上，该普通传输路径用于分配ic的基准时钟信号至上述电子装置的ram，两个时钟缓冲器中的另一个位于上述的特殊传输路径上，该特殊传输路径用以作为一条在存储接口电路的校准过程中毗邻于普通传输路径的返回路径，且普通传输路径的末端作为特殊传输路径的起点；以及利用ic中的相位检测器，例如上述相位检测器110，对从特殊传输路径获取的基准时钟信号执行相位检测，以根据基准时钟信号的分配时间校准存储接口电路。作为通过多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k调节基准时钟信号的时序的结果，对基准时钟信号的时钟偏斜补偿(clockdeskew)被执行。

根据图1，图2和图3中所示的任何架构，由于基准时钟信号的时序可通过多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k来精确地进行调节，因此上述ic的存储接口电路能够被恰当地校准。

在本发明的一些实施例中，不需要上述的多个时钟缓冲器对112-1、112-2、…、112-(k-1)、和112-k。例如，上述带有相位检测器110的ic(例如soc芯片)可发送如上述的基准时钟信号(例如基准时钟信号ref，或基准时钟信号mempll_ck)至ram(如ram芯片)，也可从ram接收本地时钟信号。另外，ic也可执行相位检测并调节发送至ram的基准时钟信号的相位，以将该基准时钟信号与从ram所获取的本地时钟信号相锁定，其中在该操作过程中可使用相位插值器(phaseinterpolator)(其也可被称作pi)。当偏移问题(skewissue)超过相位插值器的能力范围的情况时，以下的任意实施例(和其相关方法)所揭示的新架构能够对不同长度的路径正确地执行时序对准(timingalignment)，从而能保证电子装置的整体性能。

图4是根据本发明的实施例的对电子装置执行存储接口控制的装置100的示意图，其中，装置100包括上述电子装置的至少一部分(例如部分或全部)。例如，装置100可能包括上述电子装置的一个部分，更具体地，可为至少一个硬件电路，例如电子装置中的至少一个ic。于另一示例中，装置100可为整个上述电子装置。于另一示例中，装置100可包括具有上述电子装置的系统(例如，包括上述电子装置的音/视频系统)。

如图4所示，装置100可包括控制器120、功能电路121和存储接口电路122，其中功能电路121可包括多个执行不同类型功能的功能模块，例如，用于执行功能时钟树合成a(clocktreesynthesisa，ctsa)的功能模块121a，和用于执行功能时钟树合成b(clocktreesynthesisb，ctsb)的功能模块121b，存储接口电路122可包括多个存储接口模块，以对多个存储接口信号进行信号控制，例如，用于时钟信号ck的信号控制的存储接口模块122ck，和用于数据信号dqs的信号控制的存储接口模块122dqs。在本实施例中，控制器120、功能电路121和存储接口电路122均位于电子装置的ic100s中，例如上述带有相位检测器110的ic(例如soc芯片)。另外，控制器120和功能电路121均耦接于存储接口电路122。

在本实施例中，存储接口电路122用于控制上述ram(例如ram芯片)。如图4所示，存储接口电路122中的信号(即，上述的存储接口电路信号)可包括时钟信号ck和数据信号dqs。例如，信号测量单元例如相位检测器可设置在ram上以监控时钟信号ck和数据信号dqs之间的时间关系(timingrelationship)，并返回测量结果至ic100s，该测量结果指示了时钟信号ck和数据信号dqs之间的时间关系，优选地，所述测量结果返回至控制器120。上述描述仅仅是出于说明的目的，而不应被理解为对本发明的限制。在其它的例子中，信号测量单元例如该相位检测器可设置在ic100s中并位于所述终端附近，以将时钟信号ck和数据信号dqs连接到ram。

在实际应用中，控制器120可通过搭载有第一组二进制数据(firstsetofbits)的调制信号mod1来控制存储接口模块122ck，并通过搭载有第二组二进制数据的调制信号mod2来控制存储接口模块122dqs。例如，第一组二进制数据可包括一串二进制数据流(bitstream)，如图4所示的输入至存储接口模块122ck的二进制数据流“01010101”，且第二组二进制数据可包括一串二进制数据流，如图4所示的输入至存储接口模块122dqs的二进制数据流“00010100”。

根据图4所示的架构，控制器120可根据上述的指示了时钟信号ck和数据信号dqs之间时间关系的测量结果，通过搭载有第一组二进制数据的调制信号mod1和搭载有第二组二进制数据的调制信号mod2，来校准存储接口电路122。举例来说，在存储接口电路122的校准模式下对存储接口电路122进行校准过程中，控制器120可适当地确定由调制信号mod2所搭载的特定数据模式(specificdatapattern)，例如,可从信号测量单元(例如相位检测器)获取的多次测量结果中找到导致最佳测量结果的数据模式，并储存该数据模式，以在存储接口电路122的正常模式下的做进一步的数据传输使用。因此，在存储接口电路122的正常模式下，控制器120可将该数据模式应用于存储接口电路122。从而，其可保证电子装置的整体性能。当然，本领域技术人员可以理解的是，以上描述仅仅是出于说明的目的，而其不应被理解为对本发明的限制。

根据本实施例的变化实施例，控制器120可根据从信号测量单元(例如相位检测器)获取的一次或多次测量结果(例如，上述的多次测量结果)，来调节两条路径之间的长度差异。举例来说，当存储接口电路122在数据信号dqs的路径上具有路径长度调节模块时，如类似于模拟延迟线111a的模块或者电路，控制器120可调节数据信号dqs的路径的长度和时钟信号ck的路径的长度之间的差异。在其它的实施例中，当存储接口电路122在时钟信号ck的路径上具有路径长度调节模块时，如类似于模拟延迟线111a的模块或者电路，控制器120可调节时钟信号ck的路径的长度和数据信号dqs的路径的长度之间的差异。

图5为根据本发明实施例的对电子装置执行存储接口控制的方法200的流程图。图5所示的方法200可应用在图4所示的装置100上，也可应用在控制器120和在控制器120的控制下运行的存储接口电路122上。所述方法描述如下。

于步骤210，当检测到数据信号dqs和时钟信号ck之间的相位差达到预定值时，控制器120控制时钟信号ck从第一频率切换至第二频率，例如通过调节输入至存储接口模块122ck的二进制数据流。举例来说，第一频率可以设定为第二频率的倍数(multiple)；而且第一频率与第二频率的比值等于一个大于1的正整数。更具体地，当检测到时钟信号ck和数据信号dqs之间的相位差达到预定值时，控制器120沿时间轴以一个放大因子(enlargingfactor)对数据信号dqs的局部波形进行放大(例如，通过调节输入至存储接口模块122dqs的二进制数据流)。通常，所述放大因子可与第一频率与第二频率的比值相等。

于步骤220，控制器120对数据信号dqs进行至少一次相移(例如，通过调节输入至存储接口模块122ck的二进制数据流)，直到满足预定条件，其中，在时钟信号ck从第一频率切换至第二频率后，对数据信号dqs进行上述的至少一次相移。更具体地，对数据信号dqs进行上述的至少一次相移是在沿时间轴以上述放大因子对数据信号dqs的局部波形进行放大后进行的。

于步骤230，控制器120控制时钟信号ck从第二频率切换至第一频率(例如，通过调节输入至存储接口模块122ck的二进制数据流)，其中，在对数据信号dqs进行上述的至少一次相移后，时钟信号ck从第二频率切换至第一频率。更具体地，控制器120沿时间轴以一个收缩因子(shrinkingfactor)对数据信号dqs的相关局部波形进行收缩(例如，通过调节输入至存储接口模块122dqs的二进制数据流)，其中，沿时间轴以上述收缩因子对数据信号dqs的相关局部波形进行收缩是在对数据信号dqs进行上述至少一次相移后进行的。通常，收缩的相关局部波形对应于上述放大的局部波形，且所述收缩因子为所述放大因子的倒数。举例来说，上述的局部波形可包括对应于数据信号dqs所搭载的数据模式的至少两个脉冲，而相关局部波形可包括对应于数据信号dqs所搭载的相关数据模式(associateddatapattern)的至少两个脉冲，且相关数据模式对应于数据模式。

在实际应用中，控制器120可根据搭载有上述第一组二进制数据的调制信号mod1，来控制是否拉高(pullup)或拉低(pulldown)时钟信号ck，还可根据搭载有上述第二组二进制数据的调制信号mod2，来控制是否拉高或拉低数据信号dqs。通过搭载有第一组二进制数据的调制信号mod1和搭载有第二组二进制数据的调制信号mod2，控制器120可通过上述的至少一次相移来校准存储接口电路122。举例来说，在步骤210中，控制器120可通过对调制信号mod1提供重复的二进制数据，来控制时钟信号ck从第一频率切换至第二频率。更具体地，当检测到时钟信号ck和数据信号dqs之间的相位差达到预定值时，控制器120可通过对调制信号mod2提供重复的二进制数据，以沿时间轴利用放大因子对数据信号dqs的局部波形进行放大，其中，对数据信号dqs进行上述至少一次相移是在沿时间轴以所述放大因子对数据信号dqs的局部波形进行放大后进行的。另外，在步骤220中，控制器120可通过对调制信号mod2进行位移(bitshifting)，以实现对数据信号dqs进行上述的至少一次相移的操作。

在本实施例中，控制器120可通过将对应于上述至少一次相移的位移量(bitshiftingamount)作为校准的参数，来校准存储接口电路122，其中，在存储接口电路122的校准之后，将位移量提供给数据信号所搭载的数据。举例来说，可在上述存储接口电路122的正常模式下，将位移量提供给数据信号dqs所搭载的数据。以上描述仅仅是出于说明的目的，而不应被理解为对本发明的限制。

根据本实施例的某些变化，控制器120可根据上述的至少一次相移来调节存储接口电路122中延迟线的长度，从而校准存储接口电路122，其中，延迟线的长度对应于延迟线中保持激活状态的延迟单元的数量。举例来说，于存储接口电路122在数据信号dqs的路径上具有路径长度调节模块(例如类似于模拟延迟线111a的模块或者电路)的情形下，控制器120可调节上述类似于模拟延迟线111a的模块或者电路中的激活的延迟单元(enableddelayunit)的数量。

需要注意的是，在图5所示的实施例中，步骤210中提到的相位差在被测量时可取其绝对值，而不需要考虑时钟信号ck是领先于(lead)还是落后于(lagbehind)数据信号dqs。举例来说，上述相位差可等于，从数据信号dqs的脉冲上升沿所在的时间中减去时钟信号ck的脉冲上升沿所在的时间而获得的差值的绝对值。于另一示例中，上述相位差可等于，从时钟信号ck的脉冲上升沿所在的时间中减去数据信号dqs的脉冲上升沿所在的时间而获得的差值的绝对值。以上描述仅仅是出于说明的目的，而不应被理解为对本发明的限制。根据本实施例的某些变化，只要控制器120可以正确地决定是否触发(trigger)存储接口电路122的某些校准操作(例如，图5所示的步骤200的操作)即可，而不需要将测量到的相位差作为绝对值。举例来说，如果确定从数据信号dqs的脉冲上升沿所在的时间中减去时钟信号ck的脉冲上升沿所在的时间所获得的差值大于或等于0时，则控制器120可使用该差值作为上述的相位差。于另一示例中，如果确定从时钟信号ck的脉冲上升沿所在的时间中减去数据信号dqs的脉冲上升沿所在的时间所获得的差值大于或等于0时，则控制器120可使用该差值作为上述的相位差。

在本发明的实施例中，上述的至少一次相移的偏移量可等于具有第一频率的时钟信号ck的半个周期，或者也可等于具有第一频率的时钟信号ck的半个周期的倍数。以上描述仅仅是出于说明的目的，而不应被理解为对本发明的限制。在本发明的实施例中，于步骤220中由控制器120进行的最小相移(minimumphaseshift)可以发生变化。举例来说，上述的至少一次相移的偏移量可等于具有第一频率的时钟信号ck的周期的1/ns，其中，ns可代表大于1的正整数，并通常是一个有限的数(finitenumber)。于另一示例中，上述至少一次相移的偏移量可等于上述的具有第一频率的时钟信号ck的周期的1/ns的倍数。

图6为根据本发明实施例与图5所示的方法200有关的控制方案的相关波形图。在本实施例中，控制器120可根据时钟信号ck和数据信号dqs之间的相位差是否达到预定值，从而决定是否触发存储接口电路122中的某些校准操作(例如图5所示的方法200的操作)，其中，本实施例中相位差在被测量时可取其绝对值，而不需要考虑时钟信号ck是领先于还是落后于数据信号dqs。举例来说，相位差可代表偏移量(skewamount)，而预定值可设定为ic100s中的基准时钟信号的0.5个时钟周期(或0.5个滴答(tick))，例如时钟信号ck的半个周期。当相位差没有达到预定值时，控制器120可使用如上述的相位插值器对时钟信号ck及数据信号dqs中的一个信号进行微调操作(finetuningoperation)，而无需触发上述的校准操作，如图5所示的方法200的操作。需要注意的是，图6所示的时间间隔(timeinterval)td对应于上述的相位差，并可用以确定相位差。

图7为为根据本发明另一实施例与图5所示的方法200有关的控制方案的相关波形图。在本实施例中，控制器120可根据时钟信号ck和数据信号dqs之间的相位差是否达到预定值，从而决定是否触发存储接口电路122中的某些校准操作(例如图5所示的方法200的操作)，其中，本实施例中相位差在被测量时可取其绝对值，而不需要考虑时钟信号ck是领先于还是落后于数据信号dqs。举例来说，相位差可代表如上述的偏移量，而预定值可设定为ic100s中的基准时钟信号的0.5个时钟周期(或0.5个滴答)，例如时钟信号ck的半个周期。当相位差达到预定值(例如相位差大于或等于预定值)时，控制器120可触发上述的校准操作，例如图5所示的方法200中的操作。而需要注意的是，图7所示的时间间隔td对应于上述的相位差，并可用以确定所述相位差。为简洁的需要，在本实施例中，相似的描述将不会详细地重复说明。

图8为根据本发明实施例的在图7中所示的控制方案的减速阶段中使用两串二进制数据流的对电子装置执行存储接口控制的装置100的示意图。举例来说，第一组二进制数据包括一串二进制数据流，例如，图8所示的输入至存储接口模块122ck中的二进制数据流“00110011”，且第二组二进制数据包括一串二进制数据流，例如，图8所示的输入至存储接口模块122dqs中的二进制数据流“00110011”。

相比于图4所示的架构，本实施例中输入至存储接口模块122ck的二进制数据流包括具有重复的二进制数据的数据模式，且该重复的二进制数据在如图4所示的实施例所揭示的调制信号mod1中的原始数据模式中。因此，存储接口模块122ck控制时钟信号ck的逻辑状态(logicalstate)变化的速度(如切换时钟信号ck的逻辑状态的速度)低于图4所示的实施例中的相应速度，更具体地，其为图4所示的实施例中的相应速度的一半。另外，相比于图4所示的架构，本实施例中输入至存储接口模块122dqs的二进制数据流包括有重复的二进制数据的数据模式，且该重复的二进制数据在如图4所示的实施例中的调制信号mod2中的原始数据模式中。因此，存储接口模块122dqs控制数据信号dqs的逻辑状态变化的速度(例如切换数据信号dqs的逻辑状态的速度)低于图4所示的实施例中的相应速度，更具体地，为图4所示的实施例中的相应速度的一半。

图9为根据本发明实施例的对应于图8所示的两串二进制数据流的相关波形的波形图。相比于图7所示的波形，时钟信号ck在其逻辑状态之间切换的速度低于图7所示的实施例中的相应速度，更具体地，其为图7所示的实施例中相应速度的一半。举例来说，通过调节输入至存储接口模块122ck的二进制数据流，控制器120可以控制时钟信号ck从第一频率切换至第二频率，其中，本实施例中第一频率为第二频率的两倍。另外，相比于图7所示的波形，数据信号dqs在其逻辑状态之间切换的速度低于图7所示的实施例中的相应速度，更具体地，其为图7所示的实施例中相应速度的一半。举例来说，通过调节输入至存储接口模块122dqs的二进制数据流，本实施例中，控制器120可以沿着时间轴利用放大因子对图7所示的数据信号dqs的两个脉冲中的其中任一脉冲所在的局部波形进行放大，其中，所述放大因子等于第一频率与第二频率的比值，更具体地，在本实施例中放大因子等于2。需要注意的是，通过调节输入至存储接口模块122ck的二进制数据流，在本实施例中，控制器120同样可以沿时间轴以所述放大因子对图7所示的时钟信号ck的任一脉冲所在的局部波形进行放大。

图10为根据本发明实施例的在图7中所示的控制方案的二进制数据的位移阶段中使用两串二进制数据流的对电子装置执行存储接口控制的装置100的示意图。例如，第一组二进制数据包括一串二进制数据流，例如，图10所示的输入至存储接口模块122ck的二进制数据流“00110011”，且第二组二进制数据包括一串二进制数据流，例如，图10所示的输入至存储接口模块122dqs的二进制数据流“01100110”。

在本实施例中，控制器120可对数据信号dqs进行的最小相移可为单位区间(unitinterval,以下简称为ui)，例如，具有第一频率的时钟信号ck(例如图4所示的实施例中通过二进制数据流“01010101”控制的时钟信号ck，或图7所示的实施例中的时钟信号ck)的半个周期。例如，上述的步骤220中的至少一次相移可等于具有第一频率的时钟信号ck的半个周期。当然，本领域技术人员可以理解的是，以上仅是出于说明的需要，而并非是对本发明的限制。在其他的实施例中，上述的步骤220中的至少一次相移可等于具有第一频率的时钟信号ck的半个周期的倍数。在其他的实施例中，上述的步骤220中的至少一次相移可包括多次相移，其中多次相移中的每次相移可等于具有第一频率的时钟信号ck的半个周期。在其他的实施例中，上述的步骤220中的至少一次相移可包括多次相移，且多次相移中的一次或多次相移可等于具有第一频率的时钟信号ck的半个周期，而其他的一次或多次相移可等于具有第一频率的时钟信号ck的半个周期的倍数。

相比于图8所示的架构，本实施例中，输入至存储接口模块122ck的二进制数据流可保持不变。因此，存储接口模块122ck控制时钟信号ck的逻辑状态变化的速度(例如，切换时钟信号ck的逻辑状态的速度)可保持与图8所示的实施例中的相应速度相同。此外，相比于图8所示的架构，本实施例中输入至存储接口模块122dqs的二进制数据流包括一种数据模式，且该数据模式具有如图8所示的实施例的调制信号mod2中的原始数据模式的位移的二进制数据(shiftedbit)，其中，本实施例中，位移量等于1位二进制数据。因此，存储接口模块122dqs控制数据信号dqs的逻辑状态变化的速度(例如，切换数据信号dqs的逻辑状态的速度)可保持与图8所示的实施例中的相应速度相同，其中，数据信号dqs的两个脉冲其中任一脉冲出现的时间可改变，更具体地，其早于图8所示的实施例中的相应时间。需要注意的是，上述的控制器120可对数据信号dqs进行的最小相移对应于图10所示的架构中可得到的最小位移量。

图11为根据本发明实施例的于图10所示的两串二进制数据流的相关波形的波形图。在本实施例中，在图7所示的控制方案的位移阶段，控制器120可对数据信号dqs进行上述的至少一次相移，以使数据信号dqs中的脉冲的上升沿和下降沿分别接近具有第二频率的时钟信号ck的上升沿和下降沿。

相比于图9所示的波形，时钟信号ck在其逻辑状态之间切换的速度可保持与图9所示的实施例中的相应速度相同。此外，相比于图9所示的波形，数据信号dqs在其逻辑状态之间切换的速度可保持与图9所示的实施例中的相应速度相同，其中，数据信号dqs的两个脉冲中的第一脉冲出现的时间早于图9所示的实施例中的相应时间。举例来说，通过调节输入至存储接口模块122dqs的二进制数据流，控制器120可以对数据信号dqs进行上述的至少一次相移中的一次相移(例如，对应于图10所示的实施例中一位二进制数据的位移量的相移)。需要注意的是，通过调节输入至存储接口模块122dqs的二进制数据流，在本实施例中，控制器120可以对图9所示的数据信号dqs中的任一脉冲的局部波形进行偏移，以使其沿时间轴更早出现。

图12为根据本发明实施例的在图7所示的控制方案的位移阶段中使用两串二进制数据流的对电子装置执行存储接口控制的装置100的示意图。例如，第一组二进制数据可包括一串二进制数据流，例如图12所示的输入至存储接口模块122ck中的二进制数据流“00110011”，且第二组二进制数据可包括一串二进制数据流，例如图12所示的输入至存储接口模块122dqs中的二进制数据流“11001100”。

在本实施例中，控制器120可对数据信号dqs进行的最小相移仍可为ui，例如，具有第一频率的时钟信号ck(例如图4所示的实施例中通过二进制数据流“01010101”控制的时钟信号ck，或图7所示的实施例中的时钟信号ck)的半个周期。举例来说，上述的步骤220中的至少一次相移可等于具有第一频率的时钟信号ck的半个周期的倍数，这是因为有至少两次相移，例如图10所示的实施例中的相移和图12所示的实施例中的相移。更具体地，上述的于步骤220中的至少一次相移可包括多次相移(例如上述的至少两次相移)，其中，多次相移中的每次相移可等于具有第一频率的时钟信号ck的半个周期。

相比于图10所示的架构，本实施例中，输入至存储接口模块122ck的二进制数据流可保持不变。因此，存储接口模块122ck控制时钟信号ck的逻辑状态变化的速度(例如，切换时钟信号ck的逻辑状态的速度)可保持与图10所示的实施例中的相应速度相同。此外，相比于图10所示的架构，本实施例中输入至存储接口模块122dqs的二进制数据流包括一种数据模式，且该数据模式具有如图10所示的实施例所揭示的调制信号mod2中的原始数据模式的偏移二进制数据，其中，于本实施例中，位移量等于1位二进制数据。因此，存储接口模块122dqs控制数据信号dqs的逻辑状态变化的速度(例如，切换数据信号dqs的逻辑状态的速度)可保持与图10所示的实施例中的相应速度相同，其中，数据信号dqs的两个脉冲中的任一个出现的时间可改变，更具体地，出现的时间早于图10所示的实施例中的相应时间。需要注意的是，上述的控制器120可对数据信号dqs进行的最小相移仍然对应于图12所示的架构中可用的最小位移量。

图13为根据本发明实施例的于图12所示的两串二进制数据流的相关波形的波形图。在本实施例中，于图7所示的控制方案的位移阶段中，控制器120可对数据信号dqs进行上述的步骤220的至少一次相移，直到数据信号dqs领先于或落后于时钟信号ck的状态被改变。例如，相比于图11所示的时间关系，当时钟信号ck落后于数据信号dqs时，控制器120可停止进行粗调操作(coarsetuningoperation)(本实施例中其可包括减速阶段的粗调操作和位移阶段的粗调操作)。

相比于图11所示的波形，时钟信号ck在其逻辑状态之间切换的速度可保持与图11所示的实施例中的相应速度相同。此外，相比于图11所示的波形，数据信号dqs在其逻辑状态之间切换的速度可保持与图11所示的实施例中的相应速度相同，其中，数据信号dqs中的两个脉冲中的第一脉冲出现的时间早于图11所示的实施例中的相应时间。例如，通过调节输入至存储接口模块122dqs的二进制数据流，控制器120对数据信号dqs进行上述的至少一次相移中的一次相移(例如，对应于图12所示的实施例中的一位二进制数据的位移量的相移)。需要注意的是，通过调节输入至存储接口模块122dqs的二进制数据流，在本实施例中，控制器120对图11所示的数据信号dqs中的脉任一脉冲的局部波形进行偏移，以使其沿时间轴更早出现。

图14为根据本发明实施例的在图7所示的控制方案的加速阶段(speedupphase)中使用两串二进制数据流的对电子装置执行存储接口控制的装置100的示意图。例如，第一组二进制数据包括一串二进制数据流，例如图14所示的输入至存储接口模块122ck中的二进制数据流“01010101”，且第二组二进制数据包括一串二进制数据流，例如图14所示的输入至存储接口模块122dqs中的二进制数据流“10100000”。

相比于图12所示的架构，本实施例中输入至存储接口模块122ck的二进制数据流包括一种数据模式，且该数据模式具有在图12所示的实施例的调制信号mod1中的先前数据模式的非重复二进制数据(例如，并非于减速阶段生成的非额外二进制数据，例如进入减速阶段前的非多余的(redundant)二进制数据)，更具体地，其具有与图4所示的实施例中调制信号mod1相同的数据模式(即，图4所示的实施例中调制信号mod1的原始数据模式)。因此，存储接口模块122ck控制时钟信号ck的逻辑状态变化的速度(例如，切换时钟信号ck的逻辑状态的速度)高于图12所示的实施例中的相应速度，更具体地，与图4所示的实施例中的相应速度相同。另外，相比于图12所示的架构，本实施例中输入至存储接口模块122dqs的二进制数据流包括一种数据模式，且该数据模式具有在图12所示的实施例中调制信号mod2中的先前数据模式的非重复二进制数据(例如，并非于减速阶段生成的非额外二进制数据，例如进入减速阶段前的非多余的二进制数据)，更具体地，其包括如图4所示的实施例中调制信号mod2中的原始数据模式的一偏移版本(shiftedversion)。因此，存储接口模块122dqs控制数据信号dqs的逻辑状态变化的速度(例如，切换数据信号dqs的逻辑状态的速度)高于图12所示的实施例中的相应速度，更具体地，其与图4所示的实施例中的相应速度相同。

图15为根据本发明实施例的于图14所示的两串二进制数据流的相关波形的波形图。相比于图13所示的波形，时钟信号ck在其逻辑状态之间切换的速度高于图13所示的实施例中的相应速度，更具体地，其为图13所示的实施例中的相应速度的两倍。例如，通过调节输入至存储接口模块122ck的二进制数据流，控制器120可以控制时钟信号ck从第二频率切换至第一频率，其中，本实施例中第一频率为第二频率的两倍。

关于数据信号dqs，请首先参考用虚线标注的波形，其中，数据信号dqs的用虚线标注的波形为图7所示的实施例的偏移版本。相比于图13所示的波形，数据信号dqs在其逻辑状态之间切换的速度高于图13所示的实施例中的相应速度，更具体地，其为图13所示的实施例中的相应速度的两倍。例如，通过调节输入至存储接口模块122dqs的二进制数据流，本实施例中，控制器120沿时间轴利用收缩因子对图13所示的数据信号dqs的两个脉冲中的任一脉冲的局部波形进行收缩，其中，所述收缩因子等于所述放大因子的倒数，更具体地，所述收缩因子在本实施例中等于(1/2)。需要注意的是，通过调节输入至存储接口模块122ck的二进制数据流，在本实施例中，控制器120同样可以沿时间轴以所述收缩因子对图13所示的时钟信号ck的任一脉冲的局部波形进行收缩。

在进行完从图7所示的实施例到图15所示的实施例所描述的操作以后，例如图7所示的控制方案的减速阶段、位移阶段、和加速阶段的操作，控制器120可以开始使用上述的相位插值器对数据信号dqs进行微调操作，更具体地，其调节数据信号dqs的相位，其中，本实施例中数据信号dqs的其他波形(例如以非虚线标注的波形)，可以作为对数据信号dqs进行微调操作的一个例子。因此，本发明方法(例如方法200)和相关装置(例如装置100)可正确地对不同长度的路径执行时序对准，从而能保证电子装置的整体性能。

本发明以上实施例提供的对电子装置执行存储接口控制的方法及其装置，可对不同长度的路径执行时序对准，而不会引入任何副效应(例如复杂电路系统)，可以恰当地解决信号的偏移问题。特别是，例如当两条路径的长度之间的差距达到数千个微米时，其能够正确地执行时序对准。另外，本发明以上实施例提供的对电子装置执行存储接口控制的方法及其装置能够保证电子装置的整体性能。

本领域的熟练技术人员将很容易发现在保留本发明的指导内容的同时，对本发明的装置和方法所进行的众多修改和改变。相应地，上述公开将仅通过所附的权利要求的界限限制而解释。