功率晶体管阵列的等效电路及仿真方法
【技术领域】
[0001]本发明涉及集成电路设计仿真领域，特别是指一种功率晶体管阵列的等效电路，本发明还涉及所述功率晶体管阵列的仿真方法。
【背景技术】
[0002]当功率晶体管如横向双扩散LDMOS等用于开关管作为最终的输出驱动时，为了提供足够大的驱动电流，通常会采用多个LDMOS并联的方式组成功率晶体管阵列。当功率晶体管陈列以元包形式排列时，每个LDMOS晶体管的漏极(D)与源极(S)背靠背连接，其版图示意图如图1所示，是一个2x2的阵列,其中包含8个晶体管元包。晶体管元包是元包型功率晶体管阵列的最小单元，每个晶体管元包包含漏极(D)和源极(S)各一个。定义MxN功率晶体管阵列中，M代表元包的行数，N代表元包的列数。最小晶体管阵列1X1代表有I行I列元包，即包含2个晶体管元包,如图2所示。
[0003]阵列中电流是从每一个元包源极流向包围其的漏极,如图1所示,空心箭头表示电流从在阵列边角或边缘的源极流向外围一圈漏极环，实心箭头表示电流从在阵列中心的源极(S)流向其周围的漏极(D)。分析可知位于阵列边角或边缘的漏极环与源极形成的元包对应有效沟道宽度大于位于阵列中心的元包，因此位于阵列边角的元包电流能力最大，其次是位于阵列边缘而非边角的元包，电流能力最差的是位于中心的元包。因此随着阵列中元包数的增加，按照元包数归一化后的阵列单位元包电流能力会逐渐减小。设计人员在进行电路仿真时，只能调用功率晶体管单管模型进行仿真。功率晶体管单管模型为了精确描述晶体管高压特性，会在标准低压晶体管模型BSM3基础上在源漏两端增加源漏压控串联电阻，等效电路如图3所示。即使考虑厚道金属布线的影响采用后仿，其后仿结果与实际测试结果也差异较大。随着阵列排列方式的不同、厚道金属布线的不同，其电特性表现都不同，因此目前业界没有标准的功率晶体管阵列的SPICE模型。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种功率晶体管阵列的等效电路，并依此等效电路进行功率晶体管阵列的精确仿真。
[0005]为解决上述问题，本发明所述的一种功率晶体管阵列的等效电路，包含边角元包、边缘元包以及中心元包；
[0006]所述的边角元包包含第一标准BSM3晶体管，所述第一标准BSM3晶体管的源端接有第一源极电阻，所述第一标准BSIM3晶体管的漏端接有第一漏极电阻；
[0007]所述边缘元包包含第二标准BSM3晶体管，所述第二标准BSM3晶体管的源端接有第二源极电阻，所述第二标准BSIM3晶体管的漏端接有第二漏极电阻；
[0008]所述中心元包包含第三标准BSM3晶体管，所述第三标准BSM3晶体管的源端接有第三源极电阻，所述第三标准BSM3晶体管的漏端接有第三漏极电阻；
[0009]所述的第一源极电阻、第二源极电阻以及第三源极电阻的另一端并联之后连接第四电阻，第四电阻的另一端为所述功率晶体管阵列的源极；
[0010]所述的第一漏极电阻、第二漏极电阻以及第三漏极电阻的另一端并联之后连接第五电阻，第五电阻的另一端为所述功率晶体管阵列的漏极；
[0011]所述第一标准BSM3晶体管、第二标准BSM3晶体管以及第三标准BSM3晶体管的栅极并联，形成所述功率晶体管阵列的栅极。
[0012]本发明所述的功率晶体管阵列的仿真方法，包含两个步骤:
[0013]第一步，构建功率晶体管阵列的等效电路；
[0014]第二步，利用构建的功率晶体管阵列的等效电路进行仿真。
[0015]进一步地,所述第一步中，功率晶体管阵列的等效电路包含边角元包、边缘元包以及中心元包；
[0016]所述的边角元包包含第一标准BSM3晶体管，所述第一标准BSM3晶体管的源端接有第一源极电阻，所述第一标准BSIM3晶体管的漏端接有第一漏极电阻；
[0017]所述边缘元包包含第二标准BSM3晶体管，所述第二标准BSM3晶体管的源端接有第二源极电阻，所述第二标准BSIM3晶体管的漏端接有第二漏极电阻；
[0018]所述中心元包包含第三标准BSM3晶体管，所述第三标准BSM3晶体管的源端接有第三源极电阻，所述第三标准BSM3晶体管的漏端接有第三漏极电阻；
[0019]所述的第一源极电阻、第二源极电阻以及第三源极电阻的另一端并联之后连接第四电阻，第四电阻的另一端为所述功率晶体管阵列的源极；
[0020]所述的第一漏极电阻、第二漏极电阻以及第三漏极电阻的另一端并联之后连接第五电阻，第五电阻的另一端为所述功率晶体管阵列的漏极；
[0021]所述第一标准BSM3晶体管、第二标准BSM3晶体管以及第三标准BSM3晶体管的栅极并联，形成所述功率晶体管阵列的栅极。
[0022]进一步地，仿真时，利用如下的公式计算功率晶体管阵列的参数:
[0023]I_MxN=ICC+{ (M-1) +(N-1) }*IEC+(M-1)* (N-1) *IIC 公式 I
[0024]ICC=I_1X1公式 2
[0025]IEC=(I_2X1+I_1X2)/2_I_1X1公式 3
[0026]IIC=I_2X2-2XIEC-1CC公式 4
[0027]RD1=RD1’公式 5
[0028]RS1=RS1，公式 6
[0029]RD2=RD2，/{(M-1)+ (N-1)}公式 7
[0030]RS2=RS2，/{(M-1)+ (N-1)}公式 8
[0031]RD3=RD3’ /{(M-1)* (N-1)}公式 9
[0032]RS3=RS3，/{(M-1)* (N-1)}公式 10
[0033]其中，M代表功率晶体管阵列中元包行数,N代表功率晶体管阵列中元包列数;MxN表示功率晶体管阵列的规模，包括1x1，1x2, 2x1, 2x2四种排列；I_MxN代表MxN功率晶体管阵列的电流，ICC代表边角元包电流，IEC代表边缘元包电流，IIC代表中心元包电流，进行功率晶体管阵列模型的提取；RD1’代表边角元包CC中对应RD，RS1’代表边角元包CC中对应RS，RD2’代表边缘元包EC中对应RD，RS2’代表边缘元包EC中对应RS，RD3’代表中心元包IC中对应RD，RS3’代表中心元包IC中对应RS。
[0034]进一步地，所述的功率晶体管阵列模型的提取过程包括:
[0035]第一步，进行功率晶体管阵列为MxN的版图设计；M代表功率晶体管阵列中元包行数，N代表功率晶体管阵列中元包列数;MxN的版图设计包括lxl、lx2、2xl、2x2四种排列；
[0036]第二步，依据所设计的版图进行工艺流片；
[0037]第三步，在硅片上测试功率晶体管阵列分别为lxl、2xl、lx2、2x2的模型数据；
[0038]第四步，依据所测试得到的数据，利用公式2、3、4按照SPICE BSIM3基本功率晶体管模型等效电路分别提取功率晶体管阵列为边角元包、边缘元包和中心元包的三组数据
[0039]第五步，在公式I的基础上，搭建功率晶体管阵列的等效电路。
[0040]本发明所述的功率晶体管阵列的等效电路及仿真方法，根据功率晶体管在阵列中的不同位置而表现出不同电特性的特点，通过定义三种不同位置的元包结构并通过四种基本功率晶体管阵列分别提取三种元包的参数，可以构建任意元包数的功率晶体管阵列，进行精确的仿真。
【附图说明】
[0041]图1是2x2功率晶体管阵列的版图结构示意图；
[0042]图2是Ixl功率晶体管阵列的版图结构示意图；
[0043]图3是SPICE BSIM3标准单管功率晶体管的仿真等效电路；
[0044]图4是本发明任意元包数功率晶体管阵列等效电路图。
[0045]附图标记说明
[0046]RMS代表整个功率晶体管阵列源极厚道金属串联电阻，RMD代表整个功率晶体管阵列漏极厚道金属串联电阻。
【具体实施方式】
[0047]本发明将位于阵列中三种不同位置的晶体管元包分别定义为边角元包CC、边缘元包EC和中心元包IC,如图1所示。任意元包数的功率晶体管阵列都是由这三种元包以各自不同数量组合而成的。因此对于功率晶体管阵列的SPICE模型其核心就是精确描述三种元包，再由三种元包构建成任意元包数的功率晶体管阵列。本发明中仍然使用如图3所示的传统功率晶体管等效电路图来分别描述边角元包、边缘元包和中心元包，再由三种元包构建出如图4所示的任意元包数的功率晶体管阵列等效电路图:
[0048]所述的边角元包CC包含第一标准BSM3晶体管BSM3_1，所述第一标准BSM3晶体管BSM3_1的源端接有第一源极电阻RSl，所述第一标准BSM3晶体管BSM3_1的漏端接有第一漏极电阻RDl ；
[0049]所述边缘元包EC包含第二标准BSM3晶体管BSM3_2，所述第二标准BSM3晶体管BSM3_2的源端接有第二源极电阻RS2，所述第二标准BSM3晶体管BSM3_2的漏端接有第二漏极电阻RD2 ；
[0050]所述中心元包IC包含第三标准BSM3晶体管BSM3_3，所述第三标准BSM3晶体管BSM3_3的源端接有第三源极电阻RS3，所述第三标准BSM3晶体管BSM3_3的漏端接有第三漏极电