专利名称：通过外加磁场实行数据写入的薄膜磁性体记忆装置的制作方法
技术领域：
本发明涉及薄膜磁性体记忆装置，更确定地说涉及具备了含有磁隧道结(MTJMagnetic Tunnel Junction)的磁性体存储单元的薄膜磁性体记忆装置。
背景技术：
作为能够以低耗电力记忆非易失的数据的记忆装置，MRAM(Magnetic Random Access Memory)装置正受到注视。MRAM装置是一种，使用在半导体集成电路中所形成的多个薄膜磁性体来进行非易失的数据记忆，并可对各各薄膜磁性体进行随机存取的记忆装置。
尤其是，在近些年，通过利用磁隧道结的薄膜磁性体作为存储单元来使用，表明MRAM装置的性能有了飞跃的进步。关于具备了含有磁隧道结的存储单元的MRAM装置，公布在A 10ns Read and WriteNon-Volatile Memory Array Using a Magnetic Tunnel Junction andFET Switch in each Cell，ISSCC Digest of Technical Papers，TA7.2，Feb.2000.，Nonvolatile RAM based on Magnetic TunnelJunction Elements，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.，及A 256kb 3.0V 1T1MTJ NonvolatileMagnetoresistive RAM，ISSCC Digest of Technical Papers，TA7.6，Feb.2001.等的技术文献中。
图15是表示含有磁隧道结部件的存储单元(以下，只称为「MTJ存储单元」)的结构的原理图。
参照图15，MTJ存储单元具备根据记忆数据电平使电阻变化的隧道磁阻元件TMR；和在读出数据时用于形成通过隧道磁阻元件TMR的读出数据电流Is的路径的存取元件ATR。由于存取元件ATR，以有代表性的电场效应晶体管来形成，所以在以下将存取元件ATR称为存取晶体管ATR。存取晶体管ATR耦合于隧道磁阻元件TMR和固定电压(例如接地电压Vss)之间。
对MTJ存储单元，配置用于指示数据写入的写入字线WWL；和用于实行数据读出的读出字线RWL；和在数据读出及数据写入中，为用于传送记忆数据的数据电平所对应的电信号的数据线的位线BL。
图16是说明来自MTJ存储单元的数据读出工作的概念图。
参照图16，隧道磁阻元件TMR具有，含有被固定了的一定的磁化方向的强磁性体层(以下只称为「固定磁化层」)FL；和按照来自外部的外加磁场的方向被磁化的强磁性体层(以下只称为「自由磁化层」)VL。在固定磁化层FL及自由磁化层VL之间，设置以绝缘体膜形成的隧道阻挡层(隧道膜)TB。自由磁化层VL根据写入的记忆数据的电平，以和固定磁化层FL相同方向或和固定磁化层FL相反方向被磁化。由固定磁化层FL、隧道阻挡层TB及自由磁化层VL来形成磁隧道结。
在读出数据时，根据读出字线RWL的激活，接通存取晶体管ATR。据此，可以在位线BL～隧道磁阻元件TMR～存取晶体管ATR～固定电压(接地电压Vss)的电流路径中，流动数据读出电流Is。
隧道磁阻元件TMR的电阻根据固定磁化层FL及自由磁化层VL的各自磁化方向的相对关系而变化。具体的说，在固定磁化层FL的磁化方向和自由磁化层VL的磁化方向为相同(平行)的情况下，和双方的磁化方向为相反(逆向平行)的情况相比，隧道磁阻元件TMR变小。
从而，如果以按照记忆数据的方向磁化自由磁化层VL，通过数据读出电流Is而在隧道磁阻元件TMR中产生的电压变化，则根据记忆数据电平而不同。从而，例如在以一定的电压将位线BL预充电后，如果在隧道磁阻元件TMR中流动数据读出电流Is，则通过检测位线BL的电压，可以读出MTJ存储单元的记忆数据。
图17是说明对MTJ存储单元的数据写入工作的概念图。
参照图17，在数据写入时，读出字线RWL未被激活，存取晶体管ATR被关闭。在这种状态中，用于按照数据写入的方向磁化自由磁化层VL的数据写入电流，分别流过写入字线WWL及位线BL。自由磁化层VL的磁化方向，通过分别流过写入字线WWL及位线BL的数据写入电流来决定。
图18是用于说明在对MTJ存储单元的数据写入时的隧道磁阻元件的磁化状态的概念图。
参照图18，横轴H(EA)表示，在隧道磁阻元件TMR内的自由磁化层VL中易磁化轴(EAEasy Axis)方向所外加的磁场。另一方面，纵轴H(HA)表示，在自由磁化层VL中作用于难磁化轴(HAHard Axis)方向的磁场。磁场H(EA)及H(HA)分别对应于，由分别流过位线BL及字线WWL的电流而产生的2个磁场的每一方。
在MTJ存储单元中，固定磁化层FL的被固定了的磁化方向沿着易磁化轴，自由磁化层VL根据记忆数据的电平(“1”及“0”)，沿着易磁化轴以和固定磁化层FL平行(相同)或者逆平行(相反)方向被磁化。以下，在本说明书中设为，将与自由磁化层VL的2种磁化方向分别对应的隧道磁阻元件TMR的电阻，用R1及R0(但是，R1＞R0)来分别表示。使MTJ存储单元，和这样的自由磁化层VL的2种磁化方向对应，可以记忆1位的数据(“1”及“0”)。
自由磁化层VL的磁化方向，只在外加的磁场H(EA)及H(HA)的和达到图中所示的星状特性线的外侧区域的情况下，可以重新换写。即，在所外加的数据写入磁场是相当于星状特性线的内侧区域的强度的情况下，自由磁化层VL的磁化方向没有变化。
如星状特性线所示，通过对自由磁化层VL外加难磁化轴方向的磁场，可以降低使沿着易磁化轴变化的磁化方向的必要的磁化临界值。
如图18的示例，在所设计的数据写入时的工作点的情况下，在数据写入对象的MTJ存储单元中，易磁化轴方向的数据写入磁场，被设计成其强度为HWR。即，以得出的这个数据写入磁场HWR，可设计流过位线BL或写入字线WWL的数据写入电流的值。一般来说，数据写入磁场HWR，是用对磁化方向的转换必要的开关磁场HSW和容限ΔH的和来表示。即，用HWR＝HSW+ΔH来表示。
而且，为换写MTJ存储单元的记忆数据，即隧道磁阻元件TMR的磁化方向，有必要使指定电平以上的数据写入电流在写入字线WWL和位线BL的双方中流动。据此，隧道磁阻元件TMR中的自由磁化层VL，按照沿着易磁化轴(EA)的数据写入磁场的方向，以和固定磁化层FL平行或相反(逆平行)方向被磁化。隧道磁阻元件TMR中一旦被写入了磁化方向，即MTJ存储单元的记忆数据，则至实行新的数据写入的期间，将非易失地被维持。
这样，隧道磁阻元件TMR，由于通过所外加的数据写入磁场，按照可换写的磁化方向而使其电阻变化，所以通过分别与隧道磁阻元件TMR中的自由磁化层VL的2种磁化方向和记忆数据的电平(“1”及“0”)相关联，可以实行非易失的数据记忆。
如上，对成为数据写入对象的MTJ存储单元(以下，称为「选择存储单元」)来说，有必要外加来自对应的写入字线WWL及位线BL双方的磁场。但是，从这些写入字线WWL及位线BL作用到数据写入对象之外的其他MTJ存储单元(以下，称为「非选择存储单元」)的泄漏磁场，会成为对非选择存储单元的磁性的噪音。如果这样的噪音很大，则在非选择存储单元中就有可能实行错误的数据写入。
尤其是，对和选择存储单元属于同一行或同一列的非选择存储单元来说，对于易磁化轴方向及难磁化轴方向的任一方，被外加指定强度的磁场。因此，有必要顾及到作用于与选择行的相邻行或者选择列的相邻列对应的各非选择存储单元的磁场，受到来自选择行的写入字线WWL及选择列的位线BL的泄漏磁场的影响，而使其没有达到图18所示的星状特性线的外侧区域。
发明内容
本发明的目的是在实施磁性的数据写入的薄膜磁性体记忆装置中，防止由磁性的噪音引起的向非选择存储单元的数据误写入。
本发明的要点是薄膜磁性体记忆装置，具备存储器阵列；多条写入选择线；多条数据线；写入控制电路；行选择电路。在存储器阵列中，以行列状配置各自有按照记忆数据的方向被磁化的磁性体的多个磁性体存储单元。多条写入选择线与存储单元行分别对应设置。多条数据线与存储单元列分别对应设置。写入控制电路是为了根据列选择结果对所选择的磁性体存储单元对应的数据线，有选择地流动按照要写入的记忆数据的方向的电流而设置。行选择电路根据行选择结果来控制向多条写入选择线的有选择的电流供给。进而，行选择电路将数据写入电流提供给与多条写入选择线之中的选择行对应的写入选择线，同时向与对应于选择行的写入选择线中的数据写入电流的相反方向提供比数据写入电流小的磁场消除电流。在各写入选择线中，向同一方向提供选择对应的存储单元行时的数据写入电流和选择相邻行时的磁场消除电流。
理想的是，行选择电路为提供数据写入电流及磁场消除电流，而包含与各写入选择线对应设置的驱动电路。驱动电路根据行选择结果，控制多条写入选择线之中对应的1条的两端及中间点的一个的电压。
按照本发明的其他方式，薄膜磁性体记忆装置，具备存储器阵列；多条写入选择线；多条数据线；行选择电路；写入控制电路。存储器阵列中，以行列状配置各自有按照记忆数据的方向被磁化的磁性体的多个磁性体存储单元。多条写入选择线与存储单元行分别对应设置。多条数据线与存储单元列分别对应设置。行选择电路根据行选择结果，控制向多条写入选择线的有选择的电流供给。写入控制电路根据列选择结果及向所选择的磁性体存储单元的写入数据，控制向多条数据线的有选择的电流供给。进而，写入控制电路向对应于多条数据线之中的选择列的数据线提供按照写入数据的方向的数据写入电流，同时向对应于选择列的相邻列的数据，以与对应于选择列的数据线中的数据写入电流的相反方向提供比数据写入电流小的磁场消除电流。
从而，本发明的主要的优点在于在维持了各写入选择线中的电流方向一定的基础上，可以将用于消除来自流过选择行的写入选择线的数据写入电流的泄漏磁场的电流，向相邻行的写入选择线流动。这一结果，不会招致电路结构的复杂化，并可以防止发生向相邻行的非选择存储单元的数据误写入。
而且，在选择行的写入选择线中，可以中间点为界，只向对应于选择存储单元的部分提供数据写入电流。从而，可以防止发生针对属于选择行的非选择存储单元的数据误写入。
进而，可以向选择列的数据线流动按照写入数据的方向的数据写入电流，同时向相邻行的数据线流动用于消除来自流过选择列的数据线的数据写入电流的泄漏磁场的电流。从而，不会招致电路结构的复杂化，并可以防止发生在相邻列的数据误写入。
图1是表示按照本发明实施例(embodiment)的MRAM装置的整体结构的概略框图。
图2是说明按照实施例1的数据写入电流供给的电路图。
图3是说明按照实施例1的变形例1的数据写入电流供给的电路图。
图4是表示图3所示的电流供给电路结构的电路图。
图5是说明按照实施例1的变形例2的向写入字线的数据写入电流供给的电路图。
图6是说明按照实施例1的变形例3的向写入字线的数据写入电流供给的第1示例的电路图。
图7是说明按照实施例1的变形例3的到写入字线的数据写入电流供给的第2示例的电路图。
图8是说明按照实施例1的变形例3的到写入字线的数据写入电流供给的第3示例的电路图。
图9是说明按照实施例1的变形例3的到写入字线的数据写入电流供给的第4示例的电路图。
图10是说明按照实施例2的数据写入电流及磁噪音消除电流供给的概念图。
图11是表示按照实施例2的写入驱动电路结构示例的电路图。
图12是说明数据写入电流及磁噪音消除电流的按照实施例2的供给时序的工作波形图。
图13是用于说明按照实施例3的数据写入电流及磁噪音消除电流之比的设定的概念图。
图14是表示按照实施例4的位线驱动电路结构的电路图。
图15是表示MTJ存储单元的结构的概略图。
图16是说明来自MTJ存储单元的数据读出动作的概念图。
图17是说明对MTJ存储单元的数据写入动作的概念图。
图18是用于说明在对MTJ存储单元的数据写入时的隧道磁阻元件的磁化状态的概念图。
实施方式以下，参照图详细的说明关于本发明实施例。其中，图中的相同符号作为表示相同或相当的部分。
实施例1参照图1，按照本发明实施例的MRAM装置1，响应来自外部的控制信号CMD及地址信号ADD，实行随机存取并实行写入数据DIN的输入及读出数据DOUT的输出。在MRAM装置1中的数据读出及数据写入动作，例如以与来自外部的时钟信号CLK同步的时序来实行。或者说，也可以不接收来自外部的时钟信号CLK，而在内部决定工作时序。
MRAM装置1具备响应控制信号CMD来控制MRAM装置1全部动作的控制电路5；和含有被排列为行列状的多个MTJ存储单元的存储器阵列10。分别对应于MTJ存储单元的行(以下，只称为「存储单元行」)的多个写入字线WWL及读出字线RWL被分别配置。而且，分别对应于MTJ存储单元的列(以下，只称为「存储单元列」)来配置位线BL。
MRAM装置1还具备行选择电路20、21和列选择电路30和读出/写入控制电路50、60。
行选择电路20、21根据由地址信号ADD表示的行地址RA，来实行存储器阵列10中的行选择。列选择电路30根据由地址信号ADD表示的列地址CA，来实行存储器阵列10中的列选择。行选择电路20、21，在数据读出时有选择地激活读出字线RWL。而且，在数据写入时，行选择电路20、21根据行选择结果，控制对写入字线WWL的有选择的电流供给。由行地址RA及列地址CA，表示在数据写入时及数据读出时的选择存储单元。
读出/写入控制电路50、60是下述电路组的总称，即在读出数据时及数据写入时，针对与选择存储单元对应的存储单元列(以下，只称为「选择列」)的位线BL，用于流动数据写入电流及读出数据电流，而配置于与存储器阵列10相邻的区域的电路组。
图2是说明按照实施例1的数据写入电流供给的电路图。在图2中，有代表性地表示用于实行对存储器阵列10的数据写入动作的电路结构。
参照图2，在存储器阵列10中，MTJ存储单元MC被配置为行列状。各MTJ存储单元MC包含，(按照记忆数据的方向被磁化的磁性体所构成的隧道磁阻元件TMR及)存取晶体管ATR。隧道磁阻元件TMR及存取晶体管ATR，在对应的位线BL和接地电压Vss之间被串联连接。在存取晶体管ATR中，有代表性地应用了在半导体基片上所形成的电场效应型晶体管的MOS晶体管。
在图2中，有代表性地表示属于第(j-1)～第(j+1)行(j自然数)且属于第1、第2及第m(m自然数)列的MTJ存储单元；和与这些MTJ存储单元对应的位线BL1，BL2，BLm、读出字线RWLj-1，RWLj，RWLj+1及写入字线WWLj-1，WWLj，WWLj+1。
其中，在以下，在总体表示各写入字线、读出字线及位线的情况下，分别使用符号WWL、RWL及BL来记述，在表示特定的写入字线、读出字线及位线的情况下，给这些符号加上标号，而表述成WWL1、RWL1、BL1。而且，将各信号及信号线的高电压状态(例如电源电压Vcc)及低电压状态(例如接地电压Vss)，称为「H电平」及「L电平」。
在数据写入时，对选择行的写入字线WWL，流动为了产生沿着隧道磁阻元件TMR的难磁化轴的方向的磁场的数据写入电流，对选择列的位线BL流动为了产生沿着隧道磁阻元件TMR的易磁化轴的方向的磁场的数据写入电流。即，流过选择列的位线BL的数据写入电流的方向，必须根据写入数据DIN的电平来控制。
读出/写入控制电路50具有与位线BL1～BLm的一端分别对应设置的位线驱动电路BDVa1～BDVam。同样的，读出/写入控制电路60分别具有与位线BL1～BLm的它端分别对应设置的位线驱动电路BDVb1～BDVbm。在以下，将位线驱动电路BDVa1～BDVam总称为位线驱动电路BDVa，将位线驱动电路BDVb1～BDVbm总称为位线驱动电路BDVb。
进而，与存储单元列分别对应，分别设置列选择线CSL1～CSLm。将列选择线CSL1～CSLm总称为列选择线CSL。列选择线CSL，在选择列中被激活为H电平，在非选择列中未被激活为L电平。
各位线驱动电路BDVa根据对应的列选择线CSL及写入数据DIN，来控制对应的位线BL的一端的电压。对此，各位线驱动电路BDVb根据对应的列选择线CSL及写入数据的反转数据/DIN，来控制对应的位线BL的它端的电压。在选择列中，位线驱动电路BDVa及BDVb，根据写入数据DIN的电平，将对应的位线BL的一端及它端相应地设定为H电平及L电平。例如，当写入数据DIN为H电平(“1”)时，位线驱动电路BDVa将选择列的位线的一端和电源电压Vcc耦合，位线驱动电路BDVb将选择列的位线的它端和接地电压Vss连接。据此，在选择列的位线上，流过从读出/写入控制电路50到60的方向的数据写入电流。
对此，当写入数据DIN为L电平(“0”)时，位线驱动电路BDVa及BDVb将选择列的位线的一端及它端和接地电压Vss电源电压Vcc分别耦合。据此，在选择列的位线上，流过和数据写入DIN为H电平(“1”)时的相反方向的数据写入电流。另一方面，在非选择列中，位线驱动电路BDVa及BDVb将对应的各各位线的一端及它端和接地电压Vss连接。结果，在非选择列的位线上，不流动数据写入电流。
其次，说明关于在数据写入时的向写入字线WWL的电流的供给。在以下，设第j行是偶数行。
行选择电路20包含行译码器22；和与偶数行的写入字线WWL对应所设置的写入驱动电路。在图2中，有代表性地表示与第j行的写入字线WWLj对应的写入驱动电路WWDj。行选择电路21包含行译码器23；和与奇数行的写入字线WWL对应所设置的写入驱动电路。在图2中，有代表性地表示与第(j-1)行及第(j+1)行的写入字线WWLj-1及WWLj+1对应的写入驱动电路WWDj-1及WWDj+1。在以下，当总称分别对写入字线WWL所设置的写入驱动电路的情况下，只记述为写入驱动电路WWD。
由于各写入驱动电路WWD的结构是相同的，所以在图2中，有代表性地说明有关第j行的写入驱动电路WWDj的电路结构。
写入驱动电路WWDj从行译码器22接收表示对应的存储单元行及相邻行的行选择结果的行译码信号RDj-1，RDj，RDj+1。行译码信号RDj-1在选择了第(j-1)行时被激活为H电平，行译码信号RDj在选择了第j行时被激活为H电平，行译码信号RDj+1在选择了第(j+1)行时被激活为H电平。
写入驱动电路WWDj包含，在电源电压Vcc及写入字线WWLj的一端(写入驱动电路WWDj方)之间所并联连接的P沟道MOS晶体管101及102；和在写入字线WWLj的一端及接地电压Vss之间所连接的N沟道MOS晶体管103。晶体管101的栅极和节点N1连接，晶体管102的栅极与节点N2连接，晶体管103的栅极和节点N3连接。
写入驱动电路WWDj进一步包含，将行译码信号RDj反转后传送到节点N1的逆变器105；和将行译码信号RDj-1及RDj+1的NOR运算结果输出给节点N2的逻辑门104；和将行译码信号RDj-1、RDj+1及RDj的NOR运算结果输出给节点N3的逻辑门106。
当第j行为选择行时，节点N1被设定为L电平，节点N2及N3被设定为H电平。结果，写入字线WWLj的一端通过晶体管101和电源电压Vcc连接。
而且，当选择了相邻的第(j-1)行或第(j+1)行时，节点N1被设定为H电平，节点N2及N3被设定为L电平。结果，写入字线WWLj的一端通过晶体管102和电源电压Vcc连接。
其中，当未选择第j行和相邻的第(j-1)行及第(j+1)行的任一行时，各节点N1～N3被设定为H电平。结果，写入字线WWLj的一端通过晶体管103和接地电压Vss连接。
写入字线WWLj的它端(和写入驱动电路WWDj的相反方)，不论行选择结果而和接地电压Vss连接。从而，写入驱动电路WWDj，当选择了对应的第j行时，在对应的写入字线WWLj中流动按照晶体管101的电流驱动能力的数据写入电流Iww。
当选择了相邻行的第(j-1)行或第(j+1)行时，写入驱动电路WWDj，针对对应的写入字线WWLj提供按照晶体管102的电流驱动能力的电流ΔIww。即，在各写入字线WWL中，对应的存储单元行被选择时流动的数据写入电流Iww和选择了相邻行时流动的电流ΔIww是同一方向。即，由各写入驱动电路WWD提供的电流供给，因为限于一定的方向，所以不会使其电路结构复杂化。
其中，晶体管101的电流驱动能力，被设计为比晶体管102的电流驱动能力大。即数据写入电流Iww比ΔIww更大。例如，晶体管的电流驱动能力，可以通过其晶体管尺寸(栅极宽度/栅极长度之比)的设计来调整。
另一方面，当未选择对应的第j行和相邻行的第(j-1)行及第(j+1)行的任一行时，电流不流过写入字线WWLj。
同样结构的写入驱动电路WWD与各写入字线WWL的两个端部的一方对应而交互配置于每1行。各写入字线WWL的两个端部之中，没有配置写入驱动电路WWD另一方，不论行选择结果而和接地电压Vss连接。例如，对应于以写入字线WWLj-1及WWLj+1为开始的奇数行的写入字线，在行选择电路20方的区域中，和接地电压Vss直接连接。而且，对应于以写入字线WWLj为开始的偶数行的写入字线，在行选择电路21方的区域中，和接地电压Vss直接连接。
这样，电流ΔIww(以下考虑到电流方向，表述为“-ΔIww”)，以和选择行的写入字线中流动的数据写入电流Iww相反的方向，流过相邻行的写入字线。例如，当选择了第j行时，一方面，对选择行的写入字线WWLj，以从行选择电路20到21的方向流动数据写入电流Iww，另一方面，对相邻行的各写入字线WWLj-1及WWLj+1，以从行选择电路21到20的方向，即和写入字线WWLj的数据写入电流Iww相反的方向，流动电流-ΔIww。
据此，可以将由选择行的数据写入电流Iww而产生的，作用到相邻行的MTJ存储单元的泄漏磁场，通过由相邻行的电流ΔIww而产生的磁场来消除。结果，可以防止对相邻行MTJ存储单元的数据误写入的产生，提高MRAM装置的工作可靠性。从而，以下将相邻行中流动的电流ΔIww，也称为「磁场消除电流」。
通过将写入驱动电路WWD交互配置于每1行，由电源电压Vcc及接地电压Vss的2种电压，来实现这样的磁场消除电流ΔIww的供给。换言之，如果将写入驱动电路WWD集中配置于任一方，就有必要进一步给各写入驱动电路WWD提供负电压。而且，通过交互配置，也可以有助于由放宽写入驱动电路WWD的配置设计而得到的MRAM装置的小型化。
其中，如用图18所说明的，选择存储单元的隧道磁阻元件TMR的磁化方向，通过沿着易磁化轴的磁场，即流过位线BL的数据写入电流的方向来设定。即，流过写入字线WWL的数据写入电流的方向，不直接影响隧道磁阻元件TMR的磁化方向。从而，在奇数行和偶数行，流过写入字线WWL的数据写入电流的方向被设定为相反的方向，但其不会成为数据写入动作的阻碍。
其中，在图2中省略了详细的图示，但关于对存储器阵列10的数据读出动作，进行了简单地说明。在数据读出时，与选择行对应的读出字线RWL被激活为H电平，在选择行的各MTJ存储单元MC中，开通存取晶体管ATR。据此，各位线BL1～BLm通过隧道磁阻元件TMR，和接地电压Vss耦合。其中，关于无图示的读出字线RWL的驱动电路，也可以在每1行中交互配置。进而，如果通过将选择列的位线和指定的电压耦合，使在隧道磁阻元件TMR的两端产生电压差，就可以使选择列的位线中产生按照选择存储单元的记忆数据的电流。结果，通过检测选择列的位线的通过电流，可以实行来自选择存储单元的数据读出。
实施例1的变形例1
参照图3，在按照实施例1的变形例1的结构中，和按照图2所示的实施例1的结构相比较，不同点在于与各行选择电路20及21对应，而设置电流供给电路110及111和电流供给线112及113。电流供给电路110生成给选择行的写入字线WWL提供的数据写入电流Iww，电流供给电路111生成流过相邻行的写入字线WWL的磁场消除电流ΔIww。
数据写入电流Iww及磁场消除电流ΔIww，分别通过电流供给线112及113来提供。即，各写入驱动电路WWD，通过电流供给线112及113来接受电源电压Vcc的供给。
图4是表示电流供给电路110及111的结构的电路图。
参照图4，电流供给电路110具有在电源电压Vcc和电流供给线112之间连接的P沟道MOS晶体管115a；和在节点N0和电源电压Vcc之间连接的P沟道MOS晶体管115b；和在节点N0及接地电压Vss之间连接的N沟道MOS晶体管116。晶体管115a及115b的各栅极和节点N0耦合，给晶体管116的栅极被输入控制电压Vrp。根据这样的结构，电流供给电路110，通过由晶体管115a及115b而构成的电流镜，将按照控制电压Vrp的一定的电流提供给电流供给线112。
电流供给电路111具有和电流供给电路110一样的结构，其对电流供给线113，提供按照控制电压Vrp′的一定的电流。控制电压Vrp及Vrp′与图2所示的数据写入电流Iww及磁场消除电流ΔIww分别对应而设定。
再次参照图3，来说明写入驱动电路WWD的结构。在图3中，有代表性地表示写入驱动电路WWDj的结构。在按照实施例1的变形例1的结构中，晶体管101在电流供给线112和写入字线WWLj的一端之间被电耦合，晶体管102在电流供给线113和写入字线WWLj的一端之间被电耦合。根据这样的结构，可以将晶体管101及102作为具有相同的晶体管尺寸，即相同的电流驱动能力的晶体管来进行设计。关于写入驱动电路WWDj的其他部分的结构，是和图2所示的结构一样的。而且，关于图3所示的其他部分的结构及工作，因为也是和实施例1一样的，所以不重复进行详细的说明。
根据这样的结构，可以和按照实施例1的结构一样地，给选择行的写入字线提供指定的数据写入电流，同时给相邻行的各写入字线提供用于消除由该数据写入电流而产生的泄漏磁场的电流。
实施例1的变形例2在按照实施例1的变形例2的结构中，说明关于通过分级的译码来控制向写入字线WWL的电流供给。
参照图5，在按照实施例1的变形例2的结构中，存储器阵列10中所配置的多个MTJ存储单元MC，沿着列方向被分割成多个存储块MB。在图5中，有代表性地表示前头的存储块MB1。写入字线WWL，在各存储单元行中，被分割并配置给每一个存储块MB。进而，在每K个(K自然数)存储单元行中对各存储单元MB配置了被设置成共通的主字线MWL。
在图5中表示着K＝4的情况。即，在各存储块MB中，对1条主字线MWL，使4条写入字线WWL与之相关联。在图5中有代表性地表示，在前头的存储块MB1中与第j号(j自然数)的主字线MWLj对应的结构。即，在存储块MB1中，与主字线MWLj对应，配置着写入字线WWLj0、WWLj1、WWLj2、WWLj3的4条写入字线WWL。读出字线RWL也和写入字线WWL一样地配置。即，在存储块MB1中，与主字线MWLj对应，配置着4条读出字线RWLj0～RWLj3。
进而，在各存储块MB的两端，子译码信号SD0～SD3被传送。子译码信号SD0～SD3在各存储块MB的每个中被独立地设定，并在包含选择存储单元的存储块(以下，称为「选择存储块」)中，为选择和1条主字线MWL对应的每4条写入字线WWL及读出字线RWL之中的1条，而被有选择地激活。例如，当选择写入字线WWLj0时，子译码信号SD0被激活为H电平，其余的子译码信号SD1～SD3则被设为L电平。另一方面，在非选择的存储块MB中，各子译码信号SD0～SD3被设为L电平。
写入驱动电路WWD和实施例1一样，被设置于每个写入字线WWL。从而，在各存储块MB中，写入驱动电路WWD与写入字线WWL的两个端部的一方对应，每隔1行交互配置。例如，如图5所示，与写入字线WWLj0及WWLj1分别对应的写入驱动电路WWDj0及WWDj1和与写入字线WWLj2及WWLj3分别对应的写入驱动电路WWDj2及WWDj3，以相互相反的方向被配置着。
各写入驱动电路WWD，进行和实施例1一样地动作，当选择了对应的写入字线时，将数据写入电流Iww提供给对应的写入字线，当选择了相邻行时，将磁场消除电流ΔIww提供给对应的写入字线。在图5中，作为一个示例表示与写入字线WWLj0及WWLj1对应设置的写入驱动电路的结构。
在与写入字线WWLj0对应设置的写入驱动电路WWDj0中，用于提供数据写入电流Iww的晶体管101被设置于传送对应的子译码信号SD0的信号线和写入字线WWLj0之间，用于提供磁场消除电流ΔIww的晶体管102被设置于电源电压Vcc及写入字线WWLj0之间。晶体管103，和按照实施例1的结构一样地被设置于接地电压Vss及写入字线WWLj0之间。
给节点N1及N3输入表示对应的主字线MWLj的反转电平的/MWLj。从而，如果对应的主字线MWLj被激活为H电平，则晶体管101就接通，晶体管103就关闭。从而，在主字线MWLj被激活为H电平，进而子译码信号SD0被激活为H电平时，给写入字线WWLj提供数据写入电流Iww。
写入驱动电路WWDj0进一步具有，输出子译码信号SD2及SD3的OR逻辑运算结果的逻辑门121；和将逻辑门121的输出和主字线MWLj的电压电平的NAND逻辑运算结果，输出到节点N2的逻辑门122。从而，在选择了与对应的写入字线WWLj0相邻的写入字线WWLj2及WWLj3的任一时，接通晶体管102。结果，用于消除由选择行中的数据写入电流Iww而产生的泄漏磁场的磁场消除电流ΔIww，以和流过写入字线WWLj2或WWLj3的数据写入电流Iww相反的方向，流过写入字线WWLj0。
对此，在对应的主字线MWLj未被激活为L电平时，写入字线WWLj0被固定于接地电压Vss。从而，因为写入字线WWLj0的两端被固定于接地电压Vss，所以不流动电流。
与写入字线WWLj1对应设置的写入驱动电路WWDj1，为使相邻行的1个与其他的主字线MWLj+1(无图示)相关联，译码结构稍微有些不同。
在写入驱动电路WWDj1中，晶体管101被设置于传送对应的子译码信号SD1的信号线和写入字线WWLj1之间，晶体管102及103，和写入驱动电路WWDj0一样，被分别设置于电源电压Vcc及接地电压Vss和写入字线WWLj1之间。和写入驱动电路WWDj0一样，给节点N1及N3传送相当于主字线MWLj的反转电平的/MWLj。
写入驱动电路WWDj1进一步具有，输出主字线MWLj的电压电平和子译码信号SD3的电压电平的AND逻辑运算结果的逻辑门123；和输出主字线MWLj+1的电压电平和子译码信号SD2的电压电平的AND逻辑运算结果的逻辑门124；和将逻辑门123及124的各自输出之间的NOR运算结果输出到节点N2的逻辑门125。
根据这样的结构，当选择了与写入字线WWLj3或者主字线MWLj+1对应的前头的写入字线(无图示)的任一时，晶体管102接通，对写入字线WWLj1提供磁场消除电流ΔIww。
对写入驱动电路WWDj2及WWDj3，也和写入驱动电路WWDj1及WWDj0一样传送子译码信号SD0～SD3。由于对应的写入字线WWLj3和相邻行的写入字线WWLj0、WWLj1的双方对应于相同的主字线MWLj，所以写入驱动电路WWDj3在与写入驱动电路WWDj0一样的结构中，适当转换子译码信号。对此，由于相邻的写入字线的一方与不同的主字线MWLj-1相关联，所以写入驱动电路WWDj2有必要应用与写入驱动电路WWDj1一样的结构，适当转换子译码信号。
通过设为这样的结构，在基于分级的译码来控制向写入字线WWL的电流供给的情况下，可以防止对相邻行的非选择存储单元的数据误写入的产生。而且，通过分级的译码结构，在存储器阵列大规模化时，也可以避免芯片面积的增大。即，在存储单元行数增大时，使图2所示的行译码器22、23的电路面积增大，可以防止MRAM装置明显的大型化。
实施例1的变形例3在实施例1及其变形例1、2中，说明了与写入字线WWL的端部对应配置写入驱动电路的结构。在实施例1的变形例3中，加上上述所说明的，关于对写入字线WWL的中间点也配置写入驱动电路的结构进行说明。
图6到图9是说明按照实施例1的变形例3的向写入字线的数据写入电流供给的示例的电路图。
参照图6，在按照实施例1的变形例3的结构中，存储器阵列10以中间节点(中间点)Nm为界，被分割成存储块MBa和MBb。进而，与各写入字线WWL的一端、中间点及它端分别对应，分别设置电源接线201、202及203。各电源接线201、202及203，传送电源电压Vcc。写入驱动电路WDC，在每隔1行与写入字线WWL的两个端部或中间点对应设置。
其中，在图6到图9中，省略了位线及位线驱动电路的图示，但和图2所示的结构一样，与存储单元列分别对应配置着位线BL及位线驱动电路BDVa、BDVb。
对奇数行的写入字线WWL来说，与两个端部分别对应配置着写入驱动电路WDCa及WDCb，进而，写入字线WWL的中间点和接地电压Vss连接。
向写入驱动电路WDCa输入反映了存储块的选择信息的行选择信号/RDAi。在此，标号I是表示第几行的存储单元行的自然数。行选择信号/RDAi，在选择了存储块MBa，且选择了第i行时，被激活为L电平，在这之外的情况下未被激活。同样的，在选择了存储块MBb时，向写入驱动电路WDCb输入根据行选择结果而有选择地被激活为L电平的行选择信号/RDBi。
如有代表性地说明与奇数行的写入字线WWLj-1对应的结构，则在存储块MBa中配置于第(j-1)行的写入驱动电路WDCa具有在相当于写入字线WWLj-1的一端(存储块MBa方)的节点Na(j-1)和电源接线201之间所并联连接的P沟道MOS晶体管210及212。晶体管210响应行选择信号/RDAj-1的激活(L电平)而开通。如果与相邻行对应的行选择信号/RDAj及/RDAj-2的任一被激活为L电平，则开通晶体管212。
在存储块MBb中配置于第(j-1)行的写入驱动电路WDCb，具有在相当于写入字线WWLj-1的它端(存储块MBb方)的节点Nb(j-1)和电源接线203之间所并联连接的P沟道MOS晶体管214及216。晶体管214响应行选择信号/RDBj-1的激活(L电平)而开通。如果与相邻行对应的行选择信号/RDBj及/RDBj-2的任一被激活为L电平，则开通晶体管216。
对偶数行的写入字线WWL来说，与中间点对应配置写入驱动电路WDCm，进而，写入字线WWL的两端，通过选择开关，和接地电压Vss连接。
向写入驱动电路WDCm输入不反映存储块的选择信息的，和图2所示的一样的行译码信号(/RDj等)。各自的行译码信号，不论存储块的选择信息，根据行选择结果，被有选择地激活为L电平。
如有代表性地说明与偶数行的写入字线WWLj对应的结构，则配置于第j行的写入驱动电路WDCm具有，在相当于中间点的节点Nm(j)及电源接线202之间并联连接的P沟道MOS晶体管218及220。晶体管218响应行译码信号/RDj的激活(L电平)而开通，如果与相邻行对应的行译码信号/RDj-1或/RDj+1被激活为L电平，则开通晶体管220。
相当于写入字线WWLj的一端的节点Na(j)，通过作为选择开关而设置的N沟道MOS晶体管232，和接地电压Vss连接。存储块Mba被选择，且对应的第j行的为相邻行的第(j-1)行及第(j+1)行的任一被选择，则开通晶体管232。同样地，相当于写入字线WWLj的它端的节点Nb(j)，通过作为选择开关而设置的N沟道MOS晶体管234，和接地电压Vss连接。存储块MBb被选择，且对应的第j行的为相邻第(j-1)行及第(j+1)行的任一被选择，则开通晶体管234。
晶体管210、214、218的电流驱动能力(晶体管尺寸)，对应于选择行的数据写入电流Iww而设计，晶体管212、216、220的电流驱动能力(晶体管尺寸)，对应于相邻行的磁场消除电流ΔIww而设计。
对其他的写入字线WWL来说，也设成和写入字线WWLj-1(奇数行)或写入字线WWLj(偶数行)的任一同样的结构。
作为一个示例，在选择存储单元属于存储块MBa的第j行的情况下，行译码信号/RDj及行选择信号/RDAj被激活为L电平，其他的行译码信号及行选择信号未被激活而为H电平。从而，在选择行为第j行中，晶体管218及232开通，其他的晶体管220及234关闭。结果，在选择行的写入字线WWLj中，仅在对存储块MBa的区域，可流动按照晶体管218的电流驱动能力的数据写入电流Iww。
另一方面，在相邻行的第(j-1)行中，晶体管212开通，晶体管210、214、216关闭。结果，在相邻行的写入字线WWLj-1中，仅在与存储块MBa对应的部分，使磁场消除电流ΔIww，以和选择行(写入字线WWLj)中的数据写入电流Iww相反的方向流动。同样地，在为另1个相邻行的第(j+1)行中，晶体管242开通，晶体管240、244、246关闭。结果，在写入字线WWLj+1中，用于消除由流过写入字线WWLj+1的数据写入电流Iww而产生的泄漏磁场的磁场消除电流ΔIww，也只在与存储块MBa对应的部分流动。
而且，作为另1个示例，说明关于选择存储单元属于存储块MBb的第(j-1)行的情况。在这种情况下，行译码信号/RDj-1及行选择信号/RDBj-1被激活为L电平，其余的行译码信号及行选择信号未被激活而为H电平。从而，在为选择行的第(j-1)行中，只有晶体管214开通，其他的晶体管210、212、216则被关闭。据此，在选择行的写入字线WWLj-1中，只在与存储块MBb对应的部分，流动按照晶体管214的电流驱动能力的数据写入电流Iww。
在为相邻行的第j行中，晶体管220及234开通，晶体管218及232关闭。在相邻行的写入字线WWLj中，只在与存储块MBb对应的部分，使磁场消除电流ΔIww，以和选择行(写入字线WWLj-1)中的数据写入电流Iww相反的方向流动。同样地，在无图示的第(j-2)行的写入字线WWLj-2中，也只在与存储块MBb对应的部分，使磁场消除电流ΔIww流动。
另一方面，在既不是选择行也不是相邻行的第(j+1)行中，因为各晶体管240、242、244、246被关闭，所以写入字线WWLj-1和接地电压Vss耦合，而不流动电流。
这样，在按照实施例1的变形例3的结构中，因为与写入字线WWL的中间点对应而配置写入驱动电路，所以在与选择行及相邻行对应的写入字中，只在与选择存储单元对应的一部分，可使数据写入电流Iww或磁场消除电流ΔIww流动。从而，可以进一步强有力地防止对属于选择行的非选择存储单元之中、属于和选择存储单元不同的存储块的存储单元组的数据误写入的产生。而且，由于可以缩短写入字线WWL中的数据写入电流Iww的路径，即可以进行低电阻化，所以可以谋求数据写入动作的高速化及减少消耗的电力。
进而，对通过流过选择行的写入字线WWL的一部分的数据写入电流而影响到相邻行的磁场噪音，通过流过反方向的磁场消除电流ΔIww，和实施例1及其变形例1、2同样地，可以抑制数据误写入的产生。
或者说，如图7所示，也可以作为下述结构，即在偶数行的写入字线WWLj中，省略写入驱动电路WDCm的配置，将相当于中间点的节点Nm(j)和接线202直接连接的结构。在这个情况下，进一步配置和晶体管232及234分别并联连接的晶体管233及235。在此，晶体管232、234的电流驱动能力(晶体管尺寸)，对应于选择行的数据写入电流Iww而设计，晶体管233、235的电流驱动能力(晶体管尺寸)，对应于相邻行的磁场消除电流ΔIww而设计。进而，通过分别响应该行的行选择信号RDAj及RDBj来控制晶体管232及234的开通·关闭，响应相邻行的行选择信号RDAj-1和RDAj+1的OR逻辑运算结果来控制晶体管233的开通·关闭，响应相邻行的行选择信号RDBj-1和RDBj+1的0R逻辑运算结果来控制晶体管235的开通·关闭，可以和图6所示的结构一样，提供数据写入电流Iww及磁场消除电流ΔIww。
而且，如图8所示的，在图7的结构中也能够作为下述结构，即对于在偶数行的写入字线(例如WWLj)的两端所分别配置的晶体管232、233、234及235，根据行译码信号RDj来共同控制晶体管232及234的开通·关闭，根据行译码信号RDj-1及RDj+1来共同控制晶体管235及237的开通·关闭的结构。在这种情况下，不论存储块MBa、MBb的选择结果，在各字线WWL的全长部分使数据写入电流Iww及磁场消除电流ΔIww流动，但由于可以分割配置构成写入驱动电路WDCa、WDCb的晶体管组，所以和只在各写入字线WWL的一端配置写入驱动电路WWD的图5所示的结构相比，可以将各写入驱动电路WDCa、WDCb小型化。
同样地，如图9所示的，在图6的结构中也能够构成，通过共通的行译码信号，来控制在奇数行的写入字线(例如WWLj)的两端所分别配置的各写入驱动电路WDCa及WDCb。
其中，在图6到图9中省略了图示，但也能够在各写入驱动电路WDCa、WDCb、WDCm中，将相当于图2所示的写入驱动电路WWDj中的晶体管103的晶体管，设置于对应的节点和接地电压Vss之间。在这种情况下，可以将与选择行及相邻行的任一都不对应的写入字线WWL，迅速地进行放电而作为非选择状态。
而且，在图6到图9的结构中表示了通过电源接线201～203来提供电源电压Vcc的结构，也可以设成将图3所示的2种电流供给电路110、111及电流供给线112、113，替代各电源接线201～203而配置的结构。
实施例2在实施例2中，说明有关构成写入驱动电路的晶体管组的理想的控制时序。
图10是说明按照实施例2的数据写入电流及磁场消除电流供给的概念图。
参照图10，和实施例1及它们的变形例一样，在按照实施例2的结构中，写入驱动电路WWD具有分别根据节点N1、N2及N3的电压来开通·关闭的晶体管101、102及103。从而，当选择了对应的存储单元行时，通过晶体管101来提供数据写入电流Iww，当对应的存储单元行为相邻行时，通过晶体管102来提供磁场消除电流ΔIww。而且，在相邻行之外的非选择行中，晶体管103被开通，对应的写入字线WWL向接地电压Vss放电。
但是，一旦选择了的写入字线WWL通过晶体管103的开通来放电的情况下，晶体管103具有相当于数据写入电流Iww的电流驱动能力时，在晶体管103的开通时，和数据写入电流Iww同等的电流以反方向流过对应的写入字线WWL。如果产生这样的现象，对应的写入字线WWL恢复为非选择状态的时序就会延迟，而成为误动作的原因。
从而，在按照实施例2结构中，晶体管103的电流驱动能力，被设计成比数据写入电流Iww更小。因为这样的结构，也可以考虑到数据写入电流Iww(例如，晶体管101的电流驱动能力)后，设计成比晶体管103的电流驱动能力(晶体管尺寸)小。
或者说，如图11所示的，也可以在通过晶体管103形成写入字线WWL及接地电压Vss之间的电流路径内，例如插入用电阻元件构成的电流限制元件130的结构。结果，因为在晶体管103开通时，可以使流过写入字线WWL上的电流比数据写入电流Iww减小，所以在行选择的切换时，可以将与选择行或相邻行对应的写入字线WWL，迅速地转换为非选择状态。
图12是说明按照数据写入电流及磁场消除电流的实施例2的供给时序的工作波形图。在图12中表示选择了第j行时的工作波形图。
参照图12，在数据写入动作开始时，在比选择行的写入驱动电路WWDj的节点N1根据行选择结果从H电平变化为L电平的时刻t1更早的时刻t0中，与相邻行对应的写入驱动电路WWDj+1、WWDj-1的节点N2被设定为L电平，与除去相邻行的非选择行对应的写入驱动电路的节点N3被设定为H电平。据此，对相邻行的写入字线WWLj-1及WWLj+1的磁场消除电流ΔIww的供给开始时序，成为比对选择行的写入字线WWLj的数据写入电流Iww的供给开始时序更早。
进而，在数据写入动作完成时，在比写入驱动电路WWDj(选择行)的节点N1从L电平变化为H电平的时刻t2更晚的时刻t3中，写入驱动电路WWDj-1、WWDj+1(相邻行)的节点N2及相邻行之外的非选择行对应的写入驱动电路的N3，开始变化为H电平。来自行选择电路20、21的译码结果的传送时序，被设定为写入驱动电路WWD中的节点N1～N3的电平在上述的时序中进行变化。
结果，在相邻行中的磁场消除电流ΔIww的供给期间(对应于时刻t0～t3)，被设定为包含在选择行中数据写入电流Iww的供给期间(对应于时刻t1～t2)。据此，可以更可靠地进行通过磁场消除电流消除泄漏磁场，更可靠地防止数据误写入的产生。
实施例3在实施例3中，说明有关数据写入电流Iww和磁场消除电流ΔIww之比的设定。
图13是用于说明按照实施例3的数据写入电流及磁场消除电流之比的设定的概念图。
参照图13，在选择行的写入字线(以下，表述为「选择WWL」)中，流动数据写入电流Iww，在相邻的写入字线(以下，表述为「相邻WWL」)中，流动磁场消除电流ΔIww。在此，对数据写入电流Iww的磁场消除电流ΔIww之比，即|ΔIww|/|Iww|，表示为β(β0＜β＜1的实数)。而且，用α(α0＜α＜1的实数)表示在各写入字线WWL间的产生磁场的泄漏比例。即，通过流过某写入字线WWL的电流而作用到对应的存储单元行的MTJ存储单元的磁场的强度和通过该电流作用到相邻行的MTJ存储单元的磁场的强度之比，用1α来表示。
从而，如果通过流过选择WWL的数据写入电流Iww而产生的，并作用于选择行的MTJ存储单元(隧道磁阻元件TMR)的磁场的强度用H来表示，则通过数据写入电流Iww而作用于相邻行的非选择存储单元的磁场的强度用“α·H”来表示。而且，通过流过相邻WWL的磁场消除电流-ΔIww(符号表示和数据写入电流Iww反方向)，而作用于该相邻行的MTJ存储单元(隧道磁阻元件TMR)的磁场的强度用“-β·H”来表示。进而，通过相邻行的磁场消除电流-ΔIww而作用到选择行的MTJ存储单元的磁场，乘以磁场的泄漏比例α，用“-α·β·H”来表示。
通过这些多个磁场的和而作用于选择行的MTJ存储单元的磁场Hs1，用下式(1)来表示。
Hs1＝H-2·α·β·K＝(1-2·α·β)·H...(1)而且，作用于相邻行的MTJ存储单元的磁场Hns，用下式(2)式来表示。
Hns＝α·H-β·H＝(α-β)·H...(2)从而，为了由上述(1)、(2)式对选择行的MTJ存储单元实行数据写入，而使Hs1＞0为最低限度是必要的。从而，由这个条件α及β，可导出下式(3)式。
1-2·α·β＞0β＜1/(2·α)...(3)进而，为了防止对相邻行的MTJ存储单元的数据误写入，由于以Hs1＞Hns作为最低限度的必要条件，所以可进一步导出下式(4)式。
1-2·α·β＞|α-β|...(4)这样，可以考虑到相邻的写入字线WWL间的磁场的泄漏比例α，基于上述(3)及(4)式定量地决定对数据写入电流Iww的磁场消除电流ΔIww之比β。据此，在按照实施例1及其变形例和实施例2的结构中，可以适当地设定磁场消除电流ΔIww的电流量。其中，如果此时考虑到图16所示的星状特性线，则可以进一步可靠地防止数据误写入。
实施例4在实施例4中说明有关，提供用于消除来自选择列的位线所提供的数据写入电流的泄漏磁场的磁场消除电流的结构。
图14是表示按照实施例4的位线驱动电路结构的电路图。
图14所示的位线驱动电路BDVa及BDVb，如图2所示，各位线BL1～BLm的一端及它端分别对应来配置。在图14中，有代表性地表示与位线BLj对应设置的位线驱动电路BDVaj及BDVbj的结构。
位线驱动电路BDVaj具有，在电源电压Vcc及位线BLj的一端之间并联连接的P沟道MOS晶体管150及152；和在位线BLj和接地电压Vss之间连接的N沟道MOS晶体管154。晶体管150、152及154的栅极，和节点N11、N12及N13分别连接。
晶体管150具有按照在选择列的位线BL上流动的数据写入电流Iwwb的电流驱动能力(晶体管尺寸)。同样地，晶体管152具有按照用于消除在相邻的位线上使数据写入电流Iwwb流过时的泄漏磁场的磁场消除电流ΔIwwb的电流驱动能力(晶体管尺寸)。
位线驱动电路BDVaj进一步具有，将在选择了对应的位线BLj时被激活为H电平的列选择线CSLj及写入数据DIN的NAND逻辑运算结果，输出给节点N11的逻辑门160；和将反映了相邻行的列选择结果的列选择线CSLj-1及CSLj+1的OR逻辑运算结果输出的逻辑门162；和将逻辑门162的输出和写入数据DIN的反转数据/DIN的NAND逻辑运算结果，输出给节点N12的逻辑门164；和将节点N11及N12的AND逻辑运算结果，输出给节点N13的逻辑门166。
根据这样的结构，晶体管150在选择对应的存储单元列且写入数据DIN为H电平时开通。晶体管152在选择相邻的第(j-1)行及第(j+1)行的任一且写入数据DIN为L电平时开通。晶体管154在晶体管150及152的双方被关闭时开通。
同样地，位线驱动电路BDVbj具有，在电源电压Vcc及位线BLj的它端之间并联连接的P沟道MOS晶体管170及172；和在位线BLj和接地电压Vss之间连接的N沟道MOS晶体管174。晶体管170、172及174的栅极，和节点N21、N22及N23分别连接。
晶体管170具有按照数据写入电流Iwwb的电流驱动能力(晶体管尺寸)。同样地，晶体管172具有按照磁场消除电流ΔIwwb的电流驱动能力(晶体管尺寸)。
位线驱动电路BDVbj进一步具有，将列选择线CSLj及写入数据的反转数据/DIN的NAND逻辑运算结果，输出给节点N21的逻辑门180；和将反映了相邻行的列选择结果的列选择线CSLj-1及CSLj+1的OR逻辑运算结果输出的逻辑门182；和将逻辑门182的输出和写入数据DIN的NAND逻辑运算结果，输出给节点N22的逻辑门184；和将节点N21及N22的AND逻辑运算结果，输出给节点N13的逻辑门186。
根据这样的结构，晶体管170在选择对应的存储单元列且写入数据DIN为L电平时开通。晶体管172在选择相邻的第(j-1)及第(j+1)行的任一且写入数据DIN为H电平时开通。晶体管174在晶体管170及晶体管172的双方被关闭时开通。
例如，当给属于第j列的选择存储单元写入H电平时，通过开通晶体管150及174，使数据写入电流Iwwb以从位线驱动电路BDVaj向BDVbj的方向流动。对此，在写入数据DIN为L电平时，通过开通晶体管170及154，使数据写入电流Iwwb以和写入L电平的数据时相反的方向流动。
另一方面，当选择了相邻的第(j-1)列或第(j+1)列的情况下，当写入数据为H电平时晶体管172及154开通，当写入数据为L电平时晶体管152及174开通。据此，能够以和流过相邻列的位线上的数据写入电流相反的方向，使磁场消除电流ΔIwwb流动。
通过设为这样的结构，可防止起因为从对应于选择列的位线产生的泄漏磁场的数据误写入。
其中，着眼于行方向的数据写入电流的实施例1的变形例和在实施例2及3中分别说明了的各结构的变化，也可以和按照着眼于列方向的数据写入电流的实施例4的结构进行组合。
权利要求
1.一种薄膜磁性体记忆装置，其具备各自具有在按照记忆数据的方向被磁化的磁性体(TMR)的多个磁性体存储单元(MC)被配置为行列状的存储器阵列(2)；与存储单元行分别对应设置的多条写入选择线(WWL)；与存储单元列分别对应设置的多条数据线(BL)；用于根据列选择结果，对与所选择的磁性体存储单元对应的数据线，有选择地流动按照写入数据的方向的电流的写入控制电路(50，60)；用于根据行选择结果，来控制向上述多条写入选择线的有选择的电流供给的行选择电路(20，21)，其中上述行选择电路向与上述多条写入选择线之中的选择行对应的写入选择线提供数据写入电流(Iww)，同时向与上述多条写入选择线之中的上述选择行的相邻行对应的写入选择线，在与对应于上述选择行的写入选择线中的上述数据写入电流相反的方向提供比上述数据写入电流小的磁场消除电流(ΔIww)，在各上述写入选择线中，在相同方向提供在上述对应的存储单元行的选择时的上述数据写入电流和在上述相邻行的选择时的上述磁场消除电流。
2.权利要求1的薄膜磁性体记忆装置，其中上述行选择电路(20，21)包含与各上述写入选择线对应设置，提供上述数据写入电流(Iww)及上述磁场消除电流(ΔIww)的驱动电路(WWD)，上述驱动电路根据上述行选择结果，控制上述多条写入选择线之中对应的1条写入选择线(WWL)的端部的电压。
3.权利要求1的薄膜磁性体记忆装置，其中上述驱动电路(WWD)，与上述多条写入选择线之中对应的1条的两端的一方对应，每隔1行交互配置。
4.权利要求1的薄膜磁性体记忆装置，其中上述行选择电路(20，21)包含为提供上述数据写入电流(Iww)及上述磁场消除电流(ΔIww)，而与各上述写入选择线的两端的任一方对应设置的驱动电路(WWD)，上述驱动电路根据上述行选择结果，将上述多条写入选择线之中对应的1条的一端与第1电压(Vcc)连接，各上述写入选择线的它端，不论上述行选择结果而与第2电压(Vss)连接，上述驱动电路每隔1行交互配置。
5.权利要求1的薄膜磁性体记忆装置，其中上述行选择电路(20，21)包含为提供上述数据写入电流(Iww)及上述磁场消除电流(ΔIww)而与各上述写入选择线对应设置的驱动电路(WDCa，WDCb，WDCm)，上述驱动电路根据上述行选择结果，控制上述多条写入选择线(WWL)之中对应的1条的两端(Na，Nb)及中间点(Nm)的一方的电压。
6.权利要求5的薄膜磁性体记忆装置，其中上述驱动电路(WDCa，WDCb，WDCm)与各上述写入选择线(WWL)的两端(Na，Nb)及中间点(Nm)的一方对应，每隔1行交互配置。
7.权利要求6的薄膜磁性体记忆装置，其中上述驱动电路(WDCa，WDCb，WDCm)根据上述行选择结果，将上述对应的1条写入选择线(WWL)的两端(Na，Nb)及中间点(Nm)的上述一方与第1电压(Vcc)连接，至少在上述选择行及上述相邻行中，上述对应的写入选择线的两端及中间点的另一方与第2电压(Vss)连接。
8.权利要求1的薄膜磁性体记忆装置，其中上述行选择电路(20，21)包含为提供上述数据写入电流(Iww)及上述磁场消除电流(ΔIww)而与各上述写入选择线(WWL)对应设置的驱动电路，上述驱动电路(WDCa，WDCb，WDCm)具有电流驱动能力不同的多个驱动部件(101/102，210/212，214/216，218/220)，上述驱动电路在各个提供上述数据写入电流及上述磁场消除电流时，使用不同的驱动部件。
9.权利要求1的薄膜磁性体记忆装置，其中上述存储器阵列(2)沿着列方向被分割为多个存储块(MB)，在各上述存储单元行中，各上述写入选择线(WWL)与各上述存储块对应而被分割，上述薄膜磁性体记忆装置，还具备按每K个(K2以上的整数)存储单元行配置，在对应的K个存储单元行包含上述选择行时被有选择地激活的主写入选择线(MWL)，上述行选择电路(20，21)根据用于选择按每个各上述存储块独立设定的、上述每K个存储单元行之中的每1个的选择信号(SD0SD3)及上述主写入选择线的电平，在上述多个存储块之中所选择的1个中，向与上述选择行及上述相邻行分别对应的写入选择线(WWL)有选择地提供上述数据写入电流(Iww)及上述磁场消除电流(ΔIww)。
10.权利要求1的薄膜磁性体记忆装置，其中上述行选择电路(20，21)包含与各上述写入选择线(WWL)对应设置的驱动电路(WWD)，上述驱动电路包含在第1电压(Vcc)和上述写入选择线之中对应的1条之间所设置、在选择了对应的存储单元行时，用于向上述对应的写入选择线提供上述数据写入电流的第1驱动部件(101)；在上述第1电压和上述对应的1条写入选择线之间设置，在选择了与上述对应的存储单元行相邻的存储单元行时，用于向上述对应的1条写入选择线提供上述磁场消除电流的第2驱动部件(102)；在上述对应的存储单元行及上述相邻的存储单元行的双方为非选择时，用于将上述对应的1条写入选择线与第2电压(Vss)进行电耦合的第3驱动部件(103)，在上述第3驱动部件的开通时的上述对应的写入选择线的通过电流，比上述数据写入电流(Iww)小。
11.权利要求1的薄膜磁性体记忆装置，其中在1次的数据写入动作中，上述行选择电路(20，21)，为了向对应于上述选择行的写入选择线流动上述数据写入电流(Iww)的第1期间(t1 t2)被包含于向对应于上述相邻行的写入选择线流动上述磁场消除电流(ΔIww)的第2期间(t0 t3)，而控制上述数据写入电流及上述磁场消除电流的供给。
12.权利要求1的薄膜磁性体记忆装置，其中通过上述数据写入电流(Iww)及上述磁场消除电流(ΔIww)对上述选择行的存储单元分别外加的磁场之和的强度，比通过上述数据写入电流及上述磁场消除电流对上述相邻行的存储单元分别外加的磁场之和的强度大。
13.权利要求12的薄膜磁性体记忆装置，其中如果设通过流过上述多条写入选择线之中的1条的电流而分别作用于对应的存储单元行的磁性体存储单元及上述对应的存储单元行的相邻行的磁性体存储单元的磁场强度之比α(α0＜α＜1的实数)，则针对上述数据写入电流(Iww)的上述磁场消除电流(ΔIww)之比的β(β0＜β＜1的实数)可设定为满足(1-2·α·β)＞|α-β|的关系式。
14.一种薄膜磁性体记忆装置，其具备各自具有在按照记忆数据的方向被磁化的磁性体(TMR)的多个磁性体存储单元(MC)被配置为行列状的存储器阵列(2)；与存储单元行分别对应设置的多条写入选择线(WWL)；与存储单元列分别对应设置的多条数据线(BL)；用于根据行选择结果，来控制向上述多条写入选择线的有选择的电流供给的行选择电路(20，21)，用于根据列选择结果及向所选择的磁性体存储单元的写入数据(DIN)，来控制向上述多条数据线的有选择的电流供给的写入控制电路(50，60)，上述写入控制电路，向与上述多条数据线之中的选择列对应的数据线提供按照上述写入数据的方向的数据写入电流(Iwwb)，同时向与上述选择列的相邻列对应的数据线，按与对应于上述选择列的数据线中的上述数据写入电流相反的方向，提供比上述数据写入电流小的磁场消除电流(ΔIwwb)。
15.权利要求14的薄膜磁性体记忆装置，其中上述写入控制电路(50，60)包含与各上述数据线的两端分别对应设置的多个驱动电路(BDVa，BDVb)，各上述驱动电路包含在第1电压(Vcc)与上述多条数据线(BL)之中对应的1条之间所设置、在选择了对应的存储单元列时，为了提供上述数据写入电流(Iwwb)，而根据上述写入数据(DIN，/DIN)来连接上述第1电压与上述对应的1条数据线的第1驱动部件(150，170)；在上述第1电压与上述对应的1条数据线之间所设置、在选择了与上述对应的存储单元列相邻的存储单元列时，为了提供上述磁场消除电流(ΔIwwb)，而根据上述写入数据来连接上述第1电压与上述对应的数据线的第2驱动部件(152，172)；在上述第1及第2驱动部件的双方未耦合上述对应的数据线和上述第1电压时，用于将上述对应的1条数据线与第2电压(Vss)进行电耦合的第3驱动部件(154，174)。
全文摘要
各写入字线(WWL)的一端，通过写入驱动电路(WWD)有选择地与电源电压(Vcc)连接，它端与接地电压(Vss)连接。写入驱动电路(WWD)，在各写入字线的一端或它端，按每1行交互配置。写入驱动电路(WWDj)具有在选择对应的存储单元行(第j行)时，为了提供数据写入电流Iww而将对应的写入字线(WWLj)与电源电压(Vcc)连接的第1晶体管(101)；在选择相邻行时，将对应的写入字线(WWLj)与电源电压(Vcc)连接的第2晶体管(102)。通过由第2晶体管(102)流过的磁场消除电流(ΔIww)，消除来自相邻行的数据写入电流的泄漏磁场。
文档编号G11C11/14GK1442858SQ02150228
公开日2003年9月17日 申请日期2002年11月5日 优先权日2002年3月4日
发明者日高秀人 申请人:三菱电机株式会社