专利名称：并行处理数据读出与写入的薄膜磁性体存储器的制作方法
技术领域：
本发明涉及一种薄膜磁性体存储器，尤其涉及一种设有含磁隧道结(MTJMagnetic Tunnel Junction)的存储单元的薄膜磁性体存储器。
背景技术：
近几年，最受注目的新一代非易失存储器有MRAM(MagneticRandom Access Memory磁随机存取存储器)装置。MRAM装置使用半导体集成电路上形成的多个薄膜磁性材料，进行非易失的数据存储，是对各个薄膜磁性材料能够随机存取的非易失存储器。
特别是近几年发表随着利用磁隧道结的薄膜磁性材料作为存储单元而使用，MRAM装置的性能飞跃进步的情况。关于设有含磁隧道结的存储单元的MRAM装置公开的技术文献有“在每个单元内用磁隧道结与场效应晶体管开关进行10ns读写的非易失存储器阵列”(“A 10ns Read and Write Non-Volatile Memory Array Using aMagnetic Tunnel Junction and FET Switch in each Cell”，ISSCC Digestof Technical Papers，TA7.2，Feb.2000)、“基于磁隧道结元件的非易失随机存取存储器”(“Nonvolatile RAM based on Magnetic TunnelJunction Elements”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000)以及“一个256kb 3.0V 1T1MTJ的非易失磁致电阻随机存储器”(“A 256kb 3.0V 1T1MTJ Nonvolaile Magnetoresistive RAM，ISSCC Digest of Technical Papers)”等。
图21是表示含磁隧道结的存储单元(以下简称为“MTJ存储单元”)的结构简图。
参照图21，MTJ存储单元中包含根据磁性写入的存储数据的数据电平改变电阻的隧道磁电阻元件TMR和存取晶体管(accesstransistor)ATR。存取晶体管ATR在位线BL与源电压线SL之间，与隧道磁电阻元件TMR串联。作为存取晶体管ATR，一般采用在半导体衬底上形成的场效应晶体管。
MTJ存储单元中设有数据写入时用以使不同方向的数据写入电流各自流的位线BL与写入数位线WDL、用以指示数据读出的字线WL以及数据读出时用以将隧道磁电阻元件TMR被下拉到接地电压GND的源电压线SL。数据读出的时候，响应存取晶体管ATR的导通，隧道磁电阻元件TMR与源电压线SL和位线BL之间电连接。
图22是说明对MTJ存储单元的数据写入动作的示意图。
参照图22，隧道磁电阻元件TMR中包括具有被确定的固定磁化方向的强磁性材料层(以下简称为“固定磁化层”)FL和根据外加磁场的方向磁化的强磁性材料层(以下简称为“自由磁化层”)VL。固定磁化层FL与自由磁化层VL之间，设置由绝缘膜形成的隧道阻挡层(隧道膜)TB。根据写入的存储数据电平，自由磁化层VL在和固定磁化层FL相同方向或和固定磁化层FL相反方向被磁化。磁隧道结通过所述固定磁化层FL、隧道阻挡层TB与自由磁化层VL形成。
隧道磁电阻元件TMR的电阻根据固定磁化层FL与自由磁化层VL的各自磁化方向的相对关系而变化。具体地说，隧道磁电阻元件TMR的电阻在固定磁化层FL的磁化方向和自由磁化层VL的磁化方向相同(平行)的场合成为最小值Rmin，而二者的磁化方向为相反(反平行)方向的场合成为最大值Rmax。
数据写入的时候，字线WL被去激活，存取晶体管ATR被断开。此种状态下，用以磁化自由磁化层VL的数据写入电流，在各个位线BL与写入数位线WDL中沿着写入数据电平确定的方向流动。
图23是表示数据写入时的数据写入电流和隧道磁电阻元件的磁化方向的关系的示意图。
参照图23，横轴H(EA)表示在隧道磁电阻元件TMR内的自由磁化层VL中沿易磁化轴(EAEasy Axis)方向加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中沿难磁化轴(HAHardAxis)方向上作用的磁场。磁场H(EA)与H(HA)分别对应由流过位线BL与写入数位线WDL的电流产生的两个磁场中的一个。
MTJ存储单元中，固定磁化层FL的固定磁化方向沿着自由磁化层VL的易磁化轴，而自由磁化层VL根据存储数据电平(“1”与“0”)，沿着易磁化轴方向，与固定磁化层FL平行或反平行(相反)方向磁化。MTJ存储单元对应自由磁化层VL的两种磁化方向，能够存储一位的数据(“1”与“0”)。
自由磁化层VL的磁化方向仅在外加磁场H(EA)与H(HA)之和达到图23所示的星形特性曲线的外侧区域的场合能够重新改写。即，外加的数据写入磁场相当于星形特性曲线内侧区域的强度的场合，自由磁化层VL的磁化方向不变。
如星形特性曲线所示，通过对自由磁化层VL施加难磁化轴方向的磁场，能够降低改变沿易磁化轴的磁化方向所需的磁化阈值。如图23所示的例中，设计数据写入时的工作点的场合，在数据写入对象的MTJ存储单元中，易磁化轴方向的数据写入磁场强度设计为HWR。即，为得到这样的数据写入磁场HWR，设计流过位线BL或写入数位线WDL的数据写入电流的值。一般，数据写入磁场HWR由切换磁化方向所需的开关磁场HSW与余量ΔH之和表示。即，由式HWR＝HSW+ΔH表示。
为了改写MTJ存储单元的存储数据即改换隧道磁电阻元件TMR的磁化方向，必须在写入数位线WDL和位线BL的两边流过预定电平以上的数据写入电流。从而，隧道磁电阻元件TMR中的自由磁化层VL根据沿易磁化轴(EA)的数据写入磁场的方向，与固定磁化层FL平行或相反(反平行)方向磁化。在隧道磁电阻元件TMR中一旦写入的磁化方向即MTJ存储单元的存储数据，在执行新的数据写入之前被非易失性的保存。
图24是说明从MTJ存储单元进行数据读出的示意图。
参照图24，在数据读出动作的时候，存取晶体管ATR响应字线WL的激活而导通。从而，隧道磁电阻元件TMR以被下拉到接地电压GND的状态与位线BL电连接。
此种状态下，把位线BL上拉至预定电压时，在含位线BL与隧道磁电阻元件TMR的电流通路，流过基于隧道磁电阻元件TMR的电阻的、即基于MTJ存储单元的存储数据电平的存储单元电流Icell。例如，通过存储单元电流Icell和预定的基准电流的比较，能够从MTJ存储单元读出存储数据。
另外，即使在数据读出的时候，隧道磁电阻元件TMR上也流过数据读出电流，但数据读出电流IS一般设计得比上述数据写入电流约小1～2个数量级。因此，由于数据读出时的数据读出电流IS的影响而错误改写MTJ存储单元的存储数据的可能性很小。也就是，能够进行非破坏性的数据读出。
图25与图26是用来说明半导体衬底上作成的MTJ存储单元的结构的剖视图与俯视图。
参照图25，半导体主衬底SUB上形成的存取晶体管ATR中有n型区的杂质区310与320以及栅极330。杂质区310经由接触孔341上形成的金属膜与源电压线SL电连接。
写入数位线WDL在设于源电压线SL的上层的金属布线层上形成。隧道磁电阻元件TMR设在写入数位线WDL的上层侧。隧道磁电阻元件TMR通过搭接片350与接触孔340上形成的金属膜，与存取晶体管ATR的杂质区320电连接。搭接片350是为把隧道磁电阻元件TMR与存取晶体管ATR电连接而设置，由导电物质形成。位线BL与隧道磁电阻元件TMR电连接，设在隧道磁电阻元件TMR的上层侧。
流过数据写入电流与数据读出电流的位线BL与流过数据写入电流的写入数位线WDL，用金属布线层形成。另一方面，字线WL是为控制存取晶体管ATR的栅极电压而设置的，因此并不需要积极的通电流。因此，从提高集成度的观点，字线WL并不需要重新设置独立的金属布线层，一般在与栅极330相同的布线层上采用多晶硅层或多晶硅硅化物层等形成。
参照图26，写入数位线WDL和位线BL在相互交叉的方向上设置。例如，将写入数位线WDL和位线BL在各自沿隧道磁电阻元件TMR的易磁化轴(EA)与难磁化轴(HA)的方向配置，从而由流过写入数位线WDL与位线BL的电流，各自产生如图23所示的磁场H(HA)与H(EA)。因此，通过选择地控制向各自写入数位线WDL和位线BL的数据写入电流供给，能够选择数据写入之前的MTJ存储单元。
如此，MRAM装置能够通过半导体衬底上集成配置的MTJ存储单元进行非易失的数据存储。即各MTJ存储单元中，隧道磁电阻元件TMR根据由外加的数据写入磁场而可改换的磁化方向，改变其电阻，因此，通过将隧道磁电阻元件TMR的电阻Rmax与Rmin分别对应存储数据电平(“1”与“0”)，能够进行非易失的存储。
随着存储器的应用，存在要求数据读出与数据写入混合存在的动作的使用形态。例如，用以存储从服务器等下载的信息的存储器中，就要求实现在下载信息的同时随时读出所下载的信息的动作。
在这样的应用中采用传统的EEPROM(Electrically ErasableProgrammable Read-only memory电可擦可编程非易失存储器)或闪速存储器(R)的场合，由于数据写入动作(编程动作)需要较长的时间，在这样的非易失存储器外设置专用的缓冲存储器，也同样需要在给该缓冲存储器下载信息的同时随时从缓冲存储器读出数据的动作。如此，传统的非易失存储器不适合在写入的同时并行读出信息的、数据读出与数据写入混合存在的动作。
另一方面，设有MTJ存储单元的MRAM装置中，需要比EEPROM或闪速存储器(R)更高速动作的、适合在如上述的应用中使用的场合有效率地处理数据读出和数据写入混合存在的阵列结构。
发明内容
本发明的目的是提供一种设有能够并行且高速进行数据读出和数据写入的阵列结构的薄膜磁性体存储器。
本发明的薄膜磁性体存储器包括含有保存磁性写入的存储数据的多个磁性存储单元的存储单元阵列；接受表示存储单元阵列中的写入对象单元的写入地址与向写入对象单元的写入数据的第一端口；接受表示存储单元阵列中的读出对象单元的读出地址，同时输出来自读出对象单元的读出数据的第二端口；以及分别基于读出地址与写入地址，对存储单元阵列进行并行的数据读出与数据写入的外围电路。
因此，本发明的主要的优点是在薄膜磁性体存储器中，采用专用于写入的第一端口与专用于读出的第二端口，能够进行在同一周期内并行地进行数据读出与数据写入的读出/写入并行处理。
本发明的其它结构的薄膜存储器中设有矩阵状配置保存磁性写入的存储数据的多个磁性存储单元的存储单元阵列。该存储单元阵列中包括各自对应存储单元行设置的多个读出选择线与写入选择线；各自对应存储单元列设置，并各自与对应的存储单元列的磁性存储单元电连接的多个读出位线；以及各自对应存储单元列设置，并各自与多个磁性存储单元没有电连接的多个写入位线。薄膜磁性体存储器中还包括接受表示存储单元阵列中的写入对象单元的写入地址与向写入对象单元写入数据的第一端口；接受表示存储单元阵列中的读出对象单元的读出地址，同时输出来自读出对象单元的读出数据的第二端口；以及各自基于读出地址与写入地址，对存储单元阵列并行地进行数据读出与数据写入的外围电路。该外围电路包括使用根据读出地址选择的多个读出位线中的至少一条，从读出对象单元读出存储数据的数据读出电路；以及使用根据写入地址选择的多个写入位线中的至少一条，向写入对象单元写入数据的数据写入电路。
这种薄膜磁性体存储器通过独立配置读出位线和写入位线的结构，能够在同一周期内进行并行的数据读出与数据写入的读出/写入并行处理。另外，能够不使外围电路结构与控制复杂化地、在同一周期内并行输入把对应相同位线的存储单元组作为读出对象与写入对象的读出指令与写入指令。
按照本发明的再一个结构的薄膜磁性体存储器设有各自含有矩阵状配置的保存磁性写入的存储数据的多个磁性存储单元的多个存储块，该多个存储块能够各自独立进行数据读出或数据写入。所述薄膜磁性体存储器还包括接受写入数据和表示写入数据的写入对象单元的写入地址的第一端口；接受表示读出对象单元的读出地址，同时输出来自读出对象单元的读出数据的第二端口；以及设于第一与第二端口和多个存储块之间的、控制对多个存储块的数据读出与数据写入的外围电路。所述外围电路中有响应转移指令，用以把对应多个存储块之一的读出数据或写入数据向多个存储块的其它一个写入的传送电路。
这种薄膜磁性体存储器中，将多个存储块中的一个用作另一存储块的备份(镜像mirror)的场合，能够通过执行转移指令提高备份数据的存储处理效率。
图1是表示本发明实施例1的MRAM装置的阵列结构的框图。
图2是表示图1所示的写入数位线驱动器的结构的电路图。
图3是表示图1所示的字线驱动器的结构的电路图。
图4是表示图1所示的位线驱动器的结构的电路图。
图5是具体说明实施例1的MRAM装置中的数据读出动作与数据写入动作的波形图。
图6是表示本发明的实施例1的变形例的MRAM装置的阵列结构的框图。
图7是具体说明实施例1的变形例的MRAM装置中的数据写入动作与数据读出动作的波形图。
图8是表示对实施例2的MRAM装置中的存储单元设置的信号线组的配置的电路图。
图9是表示实施例2的MRAM装置中的存储单元结构的剖视图。
图10是表示实施例2的MRAM装置中的存储单元结构的俯视图。
图11是表示实施例2的MRAM装置的整体结构的框图。
图12是具体说明实施例2的变形例的MRAM装置中的数据读出动作与数据写入动作的工作波形图。
图13是表示实施例3的MRAM装置的整体结构的简略框图。
图14是表示图13所示的读出选择电路的结构框图。
图15是表示图13所示的写入选择电路的结构框图。
图16是表示图14与图15所示的生成存储体控制信号的存储体控制电路的结构框图。
图17是表示实施例3的MRAM装置的第一动作例的示意图。
图18是表示实施例3的MRAM装置的第二动作例的示意图。
图19是表示实施例3的MRAM装置的第三动作例的示意图。
图20是表示实施例3的MRAM装置的第四动作例的示意图。
图21是表示MTJ存储单元结构的简图。
图22是说明对MTJ存储单元的数据写入动作的示意图。
图23是表示数据写入时数据写入电流和隧道磁电阻元件的磁化方向之间的关系的示意图。
图24是说明在MTJ存储单元中的数据读出的示意图。
图25是说明半导体衬底上作成的MTJ存储单元结构的剖视图。
图26是说明半导体衬底上作成的MTJ存储单元结构的俯视图。
具体实施例方式
以下参照附图对本发明的实施方式进行详细说明。再有，相同符号表示相同或相当的部分。
参照图1，按照实施例1的MRAM装置100包括读出端口2、写入端口3、外围电路8及存储单元阵列10。
存储单元阵列10设有矩阵状配置的多个MTJ存储单元MC。分别对应MTJ存储单元的行(以下称为“存储单元行”)配置字线WL与写入数位线WDL，并且分别对应MTJ存储单元的列(以下称为“存储单元列”)配置位线BL与源电压线SL。
各个MTJ存储单元MC中包含具有与图21中说明的相同的结构的、在对应的位线BL与源电压线SL之间串联连接的隧道磁电阻元件TMR与存取晶体管ATR。另外，在下面将MTJ存储单元简称为存储单元。
如以上说明，隧道磁电阻元件TMR具有基于磁化方向的电阻。即，在各存储单元中，隧道磁电阻元件TMR为了存储H电平(“1”)与L电平(“0”)中的一个数据而沿预定方向磁化，从而设定为电阻Rmax与Rmin中的一个上。
各源电压线SL连接接地电压GND。因此，各存取晶体管ATR的源电压固定为接地电压GND。从而，对应的字线WL被激活至H电平的选择行中，各个隧道磁电阻元件TMR以被下拉到接地电压GND的状态与位线BL连接。
读出端口2含有数据输出端子5r和地址端子6r。从数据输出端子5r输出由输入地址端子6r的读出地址ADDr选择的存储单元(以下称为“读出对象单元”)的存储数据，作为输出数据DOUT。
写入端口3中有数据输入端子5w与地址端子6w。向数据输入端子5w输入的输入数据DIN，用向地址端子6w输入的写入地址ADDw向选择的存储单元(以下称为“写入对象单元”)写入。
外围电路8是，对存储单元阵列10进行从对应于读出地址ADDr的读出对象单元读出输出数据DOUT的读出动作和向对应于写入地址ADDw的写入对象单元写入输入数据DIN的写入动作的电路组的统称。
外围电路8中包括独立设置的数位线译码器20w与字线译码器20r；对应各写入数位线WDL设置的写入数位线驱动器21；对应各字线WL设置的字线驱动器23；以及列译码器25。
数位线译码器20w根据由写入地址ADDw表示的写入行地址RAw，进行存储单元阵列10中的写入行选择。字线译码器20r根据由读出地址ADDr表示的读出行地址RAr，进行存储单元阵列10中的读出行选择。
列译码器25接受由读出地址ADDr表示的读出列地址CAr与由写入地址ADDw表示的写入列地址CAw，进行存储单元阵列10中的列选择。
数位线译码器20w接受由写入地址ADDw表示的写入行地址RAw和控制信号WTS，每个存储单元行生成写入行译码信号Rdw。写入行译码信号Rdw，在指示数据写入动作的周期中，由写入地址ADDw(写入行地址RAw)选择的存储单元行(以下称为“写入选择行”)中激活至H电平，在除此之外的存储单元行(以下称为“写入未选择行”)中被去激活至L电平。另一方面，在没有指示数据写入动作的周期中，各存储单元行的写入行译码信号Rdw被去激活至L电平。写入行译码信号Rdw则被加到对应的存储单元行的写入数位线驱动器21上。
参照图2，写入数位线驱动器21中有电连接在对应的写入数位线WDL的一端和电源电压Vcc之间的驱动晶体管22。驱动晶体管22由N型沟道MOS晶体管构成，其栅极上输入对应的存储单元行的写入行译码信号Rdw。如图1所示，各写入数位线WDL的另一端连接于接地电压GND，不管地址选择的结果如何。
因此，在数据写入动作被指示的周期中，写入选择行上驱动晶体管22导通，并在写入数位线WDL上，沿从写入数位线驱动器21到接地电压GND方向流过数据写入电流。另一方面，在非选择写入行中，由于驱动晶体管22截止，写入数位线WDL上没有数据写入电流。并且，在数据写入动作未被指示的周期中，各写入数位线WDL上也没有数据写入电流流过。
再参照图1，字线译码器20r接受由读出地址ADDr表示的读出行地址RAr和控制信号RDS，在每个存储单元行上生成读出行译码信号/Rdr。读出行译码信号/Rdr在数据读出动作被指示的周期中，在由读出地址ADDr(读出行地址RAr)选择的存储单元行(以下称为“读出选择行”)被激活至L电平，除此之外的存储单元行(以下称为“读出未选择行”)被去激活至H电平。另一方面，在数据读出动作未被指示的周期中，各存储单元行的读出行译码信号/Rdr被去激活至H电平。读出行译码信号/Rdr被加到对应的存储单元行的字线驱动器23上。
参照图3，字线驱动器23中有分别电连接在对应的字线WL的一端和电源电压Vcc与接地电压GND之间的驱动晶体管24与24#。驱动晶体管24由P型沟道MOS晶体管构成，驱动晶体管24#由N型沟道MOS晶体管构成。驱动晶体管24与24#的各栅极上，被输入读出行译码信号/Rdr。
因此，在数据读出动作被指示的周期中，读出选择行的字线WL与电源电压Vcc连接而被激活，而读出未选择行的字线WL与接地电压GND相连接而被去激活。另一方面，在数据动作未被指示的周期中，各字线WL与接地电压GND相连接而被去激活。
再参照图1，外围电路8中还包括分别对应各位线BL的两端设置的位线驱动器30a、30b；接受输入数据DIN的输入缓冲器40；用来暂时保存输入到输入缓冲器40的输入数据DIN的写入闩锁电路50；以及基于闩锁电路50闩锁的写入数据WDT，控制位线驱动器30a、30b的动作的写入驱动器控制电路60。
写入驱动器控制电路60根据闩锁电路50闩锁的写入数据WIDT与列译码器25中的列选择结果，控制各存储单元列中的写入控制信号WTa0、WTa1、WTb0、WTb1。
位线驱动器30a根据对应的存储单元列的写入控制信号WTa0与WTa1，由电源电压Vcc与接地电压GND之一来驱动对应的位线BL的一端。同样，位线驱动器30b根据对应的存储单元列的写入控制信号WTb0与WTb1，由电源电压Vcc与接地电压GND之一来驱动对应的位线BL的另一端。
参照图4，位线驱动器30a中有分别在对应的位线BL的一端和电源电压Vcc与接地电压GND之间电连接的驱动晶体管31a与32a。位线驱动器30b中有分别在对应的BL的另一端和电源电压Vcc与接地电压GND之间电连接的驱动晶体管31b与32b。为了以小尺寸晶体管供给充分的写入电流，各个驱动晶体管31a、32a、31b、32b由电流驱动能力相对较大的N型沟道MOS晶体管构成。
在驱动晶体管31a与32a的栅极上分别输入写入控制信号WTa1与WTa0，并在驱动晶体管31b与32b的栅极上分别输入写入控制信号WTb1与WTb0。
由写入地址ADDw(写入列地址CAw)选择的存储单元列(以下称为“写入选择列”)中，写入控制信号WTa0与WTa1中与输入数据DIN相应的一方被设为H电平，另一方被设为L电平。再有，写入控制信号WTb0与WTb1分别和写入控制信号WTa0与WTa1互补地设定。例如，当输入数据DIN为“1”的时候，写入控制信号WTa1与WTb0设为H电平，写入控制信号WTa0与WTb1设为L电平。结果，写入选择列的位线上流过从位线驱动器30a到30b方向的数据写入电流。与此相对地，当输入数据DIN为“0”的时候，写入控制信号WTa0与WTb1被设为H电平，而写入控制信号WTa1与WTb0被设为L电平。结果，写入选择列的位线上流过从位线驱动器30b到30a方向的数据写入电流。
另一方面，写入未选择列中，各个写入控制信号WTa0、WTa1、WTb0、WTb1分别被设为L电平。因此，写入未选择列的位线驱动器30a、30b将对应的位线均与电源电压Vcc与接地电压GND断开。
流过写入数位线WDL的数据写入电流，在存储单元MC中产生难磁化轴方向的磁场。在对应于写入数据的方向流过位线的数据写入电流，在存储单元MC中产生沿易磁化轴方向的磁场。在对应的写入数位线WDL与位线BL两方流入数据写入电流的存储单元MC中，与流过位线的数据写入电流的方向对应的写入数据被磁性地写入。对应于各存储单元列的位线BL被设置同样的结构。再有，位线驱动器30a与30b的驱动电压，也可设为接地电压GND与电源电压Vcc以外的独立电压。
接着，对外围电路内的数据读出结构进行说明。再参照图1，外围电路8中还包括在各位线BL和结点N1之间连接的读出选择栅极RSG，以及在结点N2和参考位线BLref之间设置的参考读出选择栅极RSGr。对应存储单元列的读出列译码信号CSr，从列译码器25输入到各读出选择栅极RSG的栅极上。
读出列译码信号CSr，在数据读出动作被指示的周期中，在由读出地址ADDr(读出列地址CAr)选择的存储单元列(以下称为“读出选择列”)中被激活至H电平，除此之外的存储单元列(以下称为“读出未选择列”)中被去激活至L电平。另一方面，数据读出动作未被指示的周期中，各存储单元列中读出列译码信号CSr被去激活至L电平。
外围电路8还包括数据读出电路80。数据读出电路80中设有用以向结点N1供给读出电流的电流供给晶体管81；放大结点N1与N2的通过电流差的读出放大器82；进一步放大读出放大器82的输出的读出放大器85；以及将读出放大器85的输出以预定的定时闩锁，生成读出数据RDT的读出闩锁电路90。
电流供给晶体管81，电连接在电源电压Vcc和结点N1之间，其栅极接受控制信号/RDS。
如上所述，在数据读出动作被指示的周期中，读出选择行的字线WL被激活(至H电平)，各位线BL分别通过隧道磁电阻元件TMR被下拉到接地电压GND。因此，在数据读出动作被指示的周期中，响应电流供给晶体管81的导通，基于对读出对象单元的存取，在结点N1上流入与该读出对象单元的电阻(Rmax或Rmin)相对应的电流I(Rmax)或I(Rmin)。
参考位线Blref，通过供给基准电流Iref的基准电流发生电路70被下拉到接地电压GND。参考读出选择栅极RSGr的栅极上，被输入控制信号CSref。控制信号CSref在数据读出被指示的周期中被激活至H电平。基准电流Iref是预先设置在上述结点N1的通过电流I(Rmax)与I(Rmin)之间的中间电平的恒定电流。因此，在数据读出动作被指示的周期中，结点N2与参考位线BLref连接并流过基准电流Iref。
因此，通过结点N1的读出电流，即读出对象单元的通过电流和通过结点N2的基准电流Iref的电流差，由读出放大器82、85检测并放大，从而可将读出对象单元的存储数据读出。
读出闩锁电路90考虑读出放大器82、85中放大动作所需的时间，用来自读出放大器85的输出电压达到预定电平以上的振幅时的定时，闩锁读出放大器85的输出电压，从而生成读出数据RDT。
接着，用图5所示的动作波形图，具体说明实施例1的MRAM装置的数据读出动作与数据写入动作。图5中示出，图1所示的存储单元MC#a、MC#b、MC#c被选择作为读出对象单元或写入对象单元的动作例。
如图1所示，字线WL#1与写入数位线WDL#1对应于属同一存储单元行的存储单元MC#a与MC#b，字线WIL#2与写入数位线DWL#2对应于存储单元MC#c。并且，位线BL#1对应于存储单元MC#a，位线BL#2对应于属同一存储单元列存储单元MC#b与MC#c。
参照图5，时钟信号CLK以预定周期重复H电平(激活状态)与L电平(去激活状态)。时钟信号CLK的激活边沿(edge)分别表示为时刻T1～T6，对应的时钟周期由周期111～115表示。
各周期中，MRAM装置100的动作指示给出的场合，在周期开始时的时钟激活边沿上，片选信号CS被激活至H电平。各周期中，写入指令(数据写入指示)输入时，与片选信号CS一起，指令控制信号WT被激活至H电平。同样，写入指令(数据读出指示)输入时，与片选信号CS一起指令控制信号RD被激活至H电平。
控制信号RDS在数据读出动作被指示的周期中设定为H电平，在其它周期中设定为L电平。同样地，控制信号WTS在数据写入动作被指示的周期中设为H电平，在其它周期中设为L电平。
在时刻T1，输入把存储单元MC#a设为写入对象单元的写入指令。因此，指定存储单元MC#a的写入地址ADDw被输入地址端子6w，但未作图示。并且，与向存储单元MC#a写入的写入数据相当的数据ID(1)，作为输入数据DIN由数据输入端子5w取出，并由图1所示的写入闩锁电路50保存。
在周期111中，响应在时刻T1取出的写入指令、写入地址及写入数据，预定方向的数据写入电流流过对应于存储单元MC#a的写入数位线WDL#1上；对应的位线驱动器30a、30b使对应于数据ID(1)的方向的数据写入电流过位线BL#1。从而，数据ID(1)被写入存储单元MC#a。
这里，选择的位线(BL#1)上的数据写入电流供给期间TW2，包含在向选择的写入数位线(WDL#1)供给数据写入电流的供给期间TW1中，并且设定得比TW1短。即，在来自写入数位线WDL#1的难磁化轴方向的磁场被施加的状态下，开始并完成从位线BL#1的易磁化轴方向对写入对象单元(存储单元MC#a)的磁场施加。如此，通过缩短向选择位线的电流供给期间，在向多个存储单元进行数据写入的场合，能够抑制数据写入电流量。
在下一周期112开始的时刻T2，指示把存储单元MC#a作为读出对象单元的读出指令。因此，表示存储单元MC#a的读出地址ADDr被输入到地址端子6r，但对此未作图示。
根据这种情况，周期112中，控制信号RDS被激活至H电平，同时对应于存储单元MC#a的字线WL#1被激活至H电平。再有，响应控制信号/RDS(控制信号RDS的反相信号)电流供给晶体管81导通，对应于存储单元MC#a的位线BL#1上流过读出电流Is。如以上所述，读出电流Is依据作为读出对象单元的存储单元MC#a的存储数据，成为I(Rmax)或I(Rmin)。
读出放大器82与85，通过选择位线(BL#1)上的读出电流Is和基准电流Iref的比较进行数据读出。来自读出放大器82与85的读出数据，在周期112的中途被放大到有效的振幅。在读出闩锁电路90被闩锁的读出数据RDT从该时刻开始有效(数据OD(1))。因此，在接着的时钟激活边沿即时刻T3，由存储单元MC#a读出的数据OD(1)可作为输出数据DOUT从数据输出端子5r输出。
在下一周期113开始的时刻T3，把存储单元MC#a作为读出对象单元的读出指令和把存储单元MC#b作为写入对象单元的写入指令被同时输入。分别被指定为读出对象单元与写入对象单元的存储单元MC#a与MC#b，属于相同的存储单元行，但是，分别对应于不同的位线BL#1与BL#2。再有，在实施例1的结构中，不能将对应相同位线的存储单元组指定为在同一周期中输入的读出指令与写入指令的读出对象单元与写入对象单元。
在时刻T3，指定存储单元MC#a的读出地址ADDr、指定存储单元MC#b的写入地址ADDw以及与向存储单元MC#b的写入数据相当的数据ID(2)，与读出指令与写入指令一起被取出。
在周期113中，控制信号RDS与控制信号WTS设为H电平，且写入数位线WDL#1与字线WL#1均被激活。再有，由于对应的读出选择栅极RSG的导通，位线BL#1和经由电流供给晶体管81与电源电压Vcc连接的结点N1连接。结果，对应于存储单元MC#a的存储数据的读出电流Is流过位线BL#1。
从而，数据读出电路80基于流过位线BL#1的读出电流Is，生成与存储单元MC#a的存储数据相当的数据OD(2)。在接着的时钟信号激活边沿的时刻T4，数据OD(2)由数据输出端子5r作为输出数据DOUT输出。
对此，对应于存储单元MC#b的位线BL#2，通过对应的位线驱动器30a、30b，接受其方向与数据ID(2)对应的数据写入电流的供给。结果，根据位线BL#2上的数据写入电流的方向，向存储单元MC#b写入数据ID(2)。
如此，通过将字线WL与写入数位线WDL的选择独立化，在周期113中，能够将分别对应不同位线的存储单元MC#a与MC#b作为对象并行地进行数据读出与数据写入动作。
在接着的周期114开始的时刻T4，指示把存储单元MC#c作为写入对象单元的写入指令。即，表示存储单元MC#c的写入地址ADDw被输入地址端子6w。并且，相当于向存储单元MC#c的写入数据的数据ID(3)，被作为输入数据DIN由数据输入端子5w取出。
在周期114中，响应在时刻T4取出的写入指令、写入地址及写入数据，在对应于存储单元MC#c的写入数位线WDL#2上流过预定方向的数据写入电流，并通过对应的位线驱动器30a、30b，在位线BL#2上流过其方向与数据ID(3)对应的数据写入电流。从而，数据ID(3)被写入存储单元MC#c。
在再下一个周期115开始的时刻T5，同时输入把存储单元MC#c作为读出对象单元的读出指令和把存储单元MC#a作为写入对象单元的写入指令。存储单元MC#a与MC#c对应不同的存储单元行与存储单元列。
在时刻T5，指定存储单元MC#c的读出地址ADDr、指定存储单元MC#a的写入地址ADDw以及和向存储单元MC#a的写入数据相当的数据ID(4)，跟读出指令与写入指令一起取出。
在周期115中，控制信号RDS与控制信号WTS设为H电平，且写入数位线WDL#1与字线WL#2被激活。再有，通过对应的读出选择栅极RSG的导通，位线BL#2和经由电流供给晶体管81与电源电压Vcc连接的结点N1连接。结果，位线BL#2上流过与存储单元MC#c的存储数据对应的读出电流Is。
从而，数据读出电路80基于通过位线BL#2的读出电流Is，生成与存储单元MC#c的存储数据相当的数据OD(3)。数据OD(3)在下一时钟信号激活边沿即时刻T6，作为输出数据DOUT从数据输出端子5r输出。
另一方面，对应于存储单元MC#a的位线BL#1，通过对应的位线驱动器30a、30b，接受其方向与数据ID(4)对应的数据写入电流的供给。结果，依据位线BL#1上的数据写入电流的方向，数据ID(4)被写入存储单元MC#a。
如此，在周期115中，能够并行地进行以存储单元MC#c为对象的数据读出和以存储单元MC#a为对象的数据写入。
如上所述，实施例1的MRAM装置中，分别设置读出端口和写入端口，并独立输入表示写入对象单元的写入地址ADDw与表示读出对象单元的读出地址ADDr。再有，通过独立设置字线WL与写入数位线WDL的译码电路，除了读出对象单元与写入对象单元连接在同一位线的场合，能够实现在同一周期内并行地进行数据读出与数据写入的读出/写入并行处理。
实施例1的变形例实施例1的变形例中所说明的是，即使对应于同一位线的存储单元组，也能够对其指定同一周期中输入的读出指令与写入指令的读出对象单元与写入对象单元的结构。
参照图6，实施例1的变形例的MRAM装置101与实施例1的MRAM装置100相比的不同点在于，由外围电路8#代替了原外围电路8。外围电路8#和图1所示的外围电路8相比的不同点是，由数据读出电路80#代替原数据读出电路80，由写入闩锁电路50#代替原写入闩锁电路50，以及还设有地址比较部135。数据读出电路80#与图1所示的数据读出电路80相比，不同的是还设有超高速缓冲存储器传送部140。
在MRAM装置101中，同一周期中读出对象单元与写入对象单元由对应相同位线的读出指令与写入指令被并行指示的时候，只会优先执行读出指令，并且，写入驱动器控制电路60将对应写入指令的数据写入动作的执行，一直延迟到所需位线在数据读出动作中不再使用后的周期。
延迟的对应数据写入动作的写入数据与写入地址ADDw，被暂时保存在写入闩锁电路50#中。写入闩锁电路50#能够将多个组的输入数据DIN与写入地址ADDw以FIFO(First In First Out先进先出)方式存储。
地址比较部135进行写入闩锁电路50#上暂时保存的写入地址ADDw和新输入的读出地址ADDr的一致性比较。即，地址比较部135为检出如下操作的完成而设置在写入闩锁电路50#上保存的、与向存储单元阵列10写入前的写入数据对应的地址，由新输入的读出地址ADDr作为读出对象单元选择。
超高速缓冲存储器传送部140设在读出放大器82、85和读出闩锁电路90之间，它按照地址比较部135的指示，将保存在写入闩锁电路50#、且未写入存储单元阵列10的写入数据WDT作为读出数据向读出闩锁电路90传送。
其结果，保存在写入闩锁电路50#的、与向存储单元阵列10的写入前的写入数据对应的地址，由新输入的读出地址ADDr作为读出对象单元选择的场合，该写入数据则在超高速缓冲存储器传送部140中被复制，并作为读出数据RDT传送给读出闩锁电路90。在此种场合，被延迟的数据写入动作也在之后的周期中被执行。
如此，把对应同一位线的存储单元组作为读出对象单元与写入对象单元的读出指令与写入指令能够在同一周期中并行地指示。
实施例1的变形例的MRAM装置101的其它部分的结构与图1所示的MRAM装置100相同，因此不再重复其详细说明。
图7是具体说明实施例1的变形例的MRAM装置的数据写入与数据读出动作的波形图。
参照图7，在周期151中，和图5所示的周期111一样，指示向存储单元MC#a进行数据ID(1)的写入的写入指令被输入。响应该指令，如图5所示的周期111同样，分别向写入数位线WDL#1与位线BL#1上供给数据写入电流，数据ID(1)被写入作为写入对象单元的存储单元MC#a。
在下一周期152中，与图5所示的周期113一样，将属于同一存储单元行的、分别对应不同的存储单元列(位线)的存储单元MC#a与MC#b作为读出对象单元与写入对象单元的读出指令与写入指令并行地输入。
在周期152中，与图5所示的周期113一样，各自对应读出对象单元与写入对象单元的字线WL#1与写入数位线WDL#1被激活。再有，基于流过对应于读出对象单元的位线BL#1的读出电流Is，作为读出对象单元的存储单元MC#a的存储数据被作为数据ID(1)读出，并能在下一时钟信号激活边沿的时刻T3作为输出数据DOUT输出。
另一方面，基于写入数据的数据写入电流被加到对应于写入对象单元的位线BL#2上，数据ID(2)写入被写入存储单元MC#b。
在下一周期153中，与图5所示的周期114一样，输入把存储单元MC#c作为写入对象单元的写入指令，并取出向存储单元MC#c写入的写入数据ID(3)。对此作出响应，分别向写入数位线WIDL#2与位线BL#2供给数据写入电流，并将数据ID(3)写入作为写入对象单元的存储单元MC#c。
再有，在周期154中，把对应同一位线的存储单元MC#c与MC#b分别作为读出对象单元与写入对象单元的读出指令与写入指令被并行地输入。在这种场合，对应该写入指令的数据写入动作延迟到之后的周期，而在周期154中只进行数据读出动作。
因此，在周期154中，对应读出对象单元的存储单元MC#c的字线WL#2被激活至H电平，基于通过位线BL#2的读出电流Is，作为读出对象单元的存储单元MC#c的存储数据被作为数据OD(2)读出，并能在下一时钟信号激活边沿的时刻T5作为输出数据DOUT输出。
在时刻T4向存储单元MC#b输入的写入数据ID(4)，与表示存储单元MC#b的写入地址ADDw一起暂时保存在图6所示的写入闩锁电路50#上。
在下一周期155中，输入把存储单元MC#a作为读出对象单元的读出指令。由于该周期中作为读出对象单元的存储单元MC#a和数据写入动作被延迟的作为写入对象单元的存储单元MC#b分别对应不同的位线，因此，在周期155中被延迟的数据写入动作和数据读出动作并行地进行。
在周期155中，对应读出对象单元的字线WL#1被激活至H电平，基于通过位线BL#1的读出电流Is，作为读出对象单元的存储单元MC#a的存储数据被作为数据OD(3)读出，并能在下一时钟信号激活边沿的时刻T6作为输出数据DOUT输出。
再有，基于保存在写入闩锁电路50#的写入数据ID(4)和写入地址ADDw，对应存储单元MC#b的写入数位线WDL#1被激活，并且，对应于数据ID(4)的方向的数据写入电流由相应的位线驱动器30a、30b加到位线BL#2上。
从而，在周期155中并行地执行在周期154中输入的、对应于其执行被一度延迟的写入指令的数据写入动作和对应于周期155中输入的读出指令的数据读出动作。如此，在实施例1的变形例的MRAM装置中，不仅能够进行与实施例1的MRAM装置同样的读出/写入并行处理，并且能在同一周期中并行地发出以对应于同一位线的存储单元组作为读出对象单元与写入对象单元的读出指令与写入指令。
实施例2中，就通过把位线分开配置为读出用和写入用、能够进行读出/写入并行处理的阵列结构进行说明。
参照图8，实施例2的结构中，独立地设置相当于图21所示的位线BL的读出专用的读出位线RBL和用以流过数据写入电流的写入位线WBL。写入位线WBL与读出位线RBL沿同一方向配置，数据写入时接受具有对应于写入数据电平的方向的数据写入电流的供给。写入位线WBL不与隧道磁电阻元件TMR电连接，但由流过自身的电流产生的磁场沿隧道磁电阻元件TMR的易磁化轴的方向发生作用。关于字线WL、写入数位线WIDL以及源电压线SL的配置，与图21相同，所以不再重复其详细说明。
图9与图10是表示实施例2的MRAM装置中的存储单元结构的剖视图与俯视图。
图9与图10示出读出位线RBL在比写入位线WBL更上层的金属布线层上形成的结构例，但是读出位线RBL与写入位线WBL也可以在同一金属布线层上设置。
但是，为了使写入位线WBL产生的数据写入磁场对隧道磁电阻元件TMR高效率发生作用，使写入位线WBL和隧道磁电阻元件TMR之间的距离设计得比读出位线RBL和隧道磁电阻元件TMR之间的距离短。
读出位线RBL通过搭接片355和通路孔342上形成的金属膜，与道磁电阻元件TMR电连接。另一方面，写入位线WBL虽然设置得接近于隧道磁电阻元件TMR，但二者之间没有电连接。存储单元的其它部分的结构和图25与图26所示的相同，所以不再重复其详细说明。
如此，在数据写入的时候，将用以使预定电平以上的数据写入磁场作用到写入对象单元而设置的写入位线WBL设在接近MTJ存储单元(隧道磁电阻元件TMR)的位置，从而抑制所需的数据写入电流量，并能够降低功耗。
参照图11，实施例2的MRAM装置102中设有读出端口2、写入端口3、外围电路8以及存储单元阵列10#。存储单元阵列10#中，图8至图10所示的存储单元以矩阵状配置。即，存储单元阵列10#中，分别对应存储单元行配置字线WL与写入数位线WDL，对应存储单元列配置读出位线RBL、写入位线WBL以及源电压线SL。
读出端口2、写入端口3与外围电路8的结构与图1所示的MRAM装置100相同，因此不再重复其详细说明。但是，外围电路8中，位线驱动器30a与30b分别对应于写入位线WBL的两端进行配置，读出选择栅极RSG设在各读出位线RBL和结点N1之间。
再有，位线驱动器30a与30b在写入未选择列中，对应的写入位线WBL的两端连接到接地电压GND上。即，与实施例1的结构不同，在写入未选择列中，写入控制信号WTa0、WTb0被设为H电平，而写入控制信号WTa1、WTb1被设为L电平。结果，能够稳定写入未选择列的写入位线WBL的状态，因此能够实现动作的稳定性。
图12是具体说明实施例2的MRAM装置的数据读出动作与数据写入动作的波形图。图12中，示出图11所示的存储单元MC#a、MC#b、MC#c被作为读出对象单元或写入对象单元而选择的动作例。
如图11所示，写入位线WBL#1与读出位线RBL#1对应于存储单元MC#a，而写入位线WBL#2与读出位线RBL#2对应于属于同一存储单元列的存储单元MC#b与MC#c。
参照图12，周期161中，与图7所示的周期151一样，输入指示向存储单元MC#a写入数据ID(1)的写入指令。对此作出响应，分别向写入数位线WDL#1与写入位线WBL#1供给数据写入电流，对作为写入对象单元的存储单元MC#a写入数据ID(1)。
在下一周期162中，与图7所示的周期152一样，属于同一存储单元行的、以分别对应不同的存储单元列的存储单元MC#a与MC#b作为读出对象单元与写入对象单元的读出指令与写入指令被并行地输入。
在周期162中，对应读出对象单元与写入对象单元的同一行的字线WL#1与写入数位线WDL#1被激活。再有，基于流过对应于作为读出对象单元的读出位线BL#1的读出电流Is，作为读出对象单元的存储单元MC#a的存储数据被作为数据OD(1)读出，并能在下一时钟信号激活边沿即时刻T3作为输出数据DOUT输出。另一方面，对应于写入数据的数据写入电流被加到对应于作为写入对象单元的写入位线WBL#2上，并且，数据ID(2)被写入存储单元MC#b。
在下一周期163中，与图7所示的周期153一样，输入把存储单元MC#c作为写入对象单元的写入指令，并取出向存储单元MC#c写入的写入数据ID(3)。对此作出响应，分别向写入数位线WDL#2与写入位线WBL#2供给数据写入电流，而数据ID(3)被写入作为写入对象单元的存储单元MC#c。
再有，在周期164中，与图7所示的周期154一样，把对应同一存储单元列的存储单元MC#c与MC#b分别作为读出对象单元与写入对象单元的读出指令与写入指令被并行地输入。
在周期164中，分别对应读出对象单元与写入对象单元的字线WL#2与写入数位线WIDL#1被激活。再有，基于流过对应于读出对象单元的读出位线RBL#2的读出电流Is，作为读出对象单元的存储单元MC#a的存储数据被作为数据OD(2)读出，并能在下一时钟信号激活边沿即时刻T3上被作为输出数据DOUT输出。并且，对应于写入数据的数据写入电流被加到对应于写入对象单元的写入位线WBL#1上，并且数据ID(4)被写入存储单元MC#c。
于是，即使在同一周期中输入以对应同一存储单元列的存储单元作为读出对象单元与写入对象单元的读出指令与写入指令，也能够不附带用以延迟写入指令的执行的特别结构与处理地在该周期中并行处理读出指令与写入指令。
如此，实施例2的MRAM装置与实施例1的MRAM装置同样能够实现读出/写入并行处理。再有，通过独立配置读出位线和写入位线的结构，能够在不使外围电路的结构与控制复杂的条件下，在同一周期中并行输入以对应同一位线的存储单元组作为读出对象单元与写入对象单元的读出指令与写入指令。
在实施例1与实施例2中说明了能够实现读出/写入并行处理的存储阵列的结构，在实施例3中说明通过在各周期中仅能各自进行数据读出与数据写入之一的阵列结构的组合，来实现作为整体动作能够读出/写入并行处理的MRAM装置的结构。
参照图13，实施例3的MRAM装置103设有读出端口2、写入端口3、多个存储块200a～200d以及用以在读出端口2与写入端口3和存储块200a～200d之间收发数据的外围接口电路208。
在每个周期中，每个存储块200a～200d仅能进行数据读出与数据写入之一。作为这种存储块的一例，可以采用这样的结构，也就是在实施例1的MRAM装置100的阵列结构中，将字线译码器20r和数位线译码器20w综合为共用的译码电路，从而基于该译码电路的译码结果，在数据读出时有选择地激活字线WL，并在数据写入时有选择地激活写入数位线WDL。
存储块200a～200d分割为两个存储体BK<A>与BK<B>。存储体BK<A>由存储块200a与200b构成，而存储体BK<B>由存储块200c与200d构成。例如，假设在各存储块200a～200d中，能读出/写入N位(N自然数)数据，每个存储体的存储块数为L(L自然数，在图13中L＝2)，则使用读出端口2与写入端口3，在整个MRAM装置103中能够同时读出/写入的数据位数M(M自然数)由M＝L×N表示。
外围接口电路208中包括分别对应存储块200a～200d设置的局部数据线LDLa～LDLd、全局读出总线GRBa～GRBd与全局写入总线GWBa～GWBd，分别设在全局读出总线GRBa～GRBd与局部数据线LDLa～LDLd之间的读出选择电路210a～210d，分别设在全局写入总线GWBa～GWBd与局部数据线LDLa～LDLd之间的写入选择电路220a～220d，设在读出端口2与全局读出总线GRBa～GRBd之间的选择器230，以及设在写入端口3与全局写入总线GWBa～GWBd之间的选择器240。
在以下的说明中，假定在各个存储块200a～200d中读出/写入一位的数据(即N＝1)。属于指定为数据读出或数据写入对象的存储体的存储块中，选择对应局部数据线中的一条用于数据读出或数据写入。
外围接口电路208还包括在存储块200a与200c之间用以双向传送数据的传送数据总线251和在存储块200b与200d之间双向传送数据的传送数据总线252。外围接口电路208还包括在传送数据总线251和全局读出总线GRBa之间设置的转接开关260a，在传送数据总线252和全局读出总线GRBb之间设置的转接开关260b，在传送数据总线251和全局读出总线GRBc之间设置的转接开关260c，以及在传送数据总线252和全局读出总线GRBd之间设置的转接开关260d。
外围接口电路208还包括在传送数据总线251和全局写入总线GWBa之间设置的转接开关265a，在传送数据总线252和全局写入总线GWBb之间设置的转接开关265b，在传送数据总线251和全局写入总线GWBc之间设置的转接开关265c，以及在传送数据总线252和全局写入总线GWBd之间设置的转接开关265d。
用于以存储体BK<A>与BK<B>之一为对象的、读出指令的读出地址ADDr和输出数据DOUT，被输入输出读出端口2。同样，用于以存储体BK<A>与BK<B>之一为对象的指示数据写入动作的写入指令的写入地址ADDw和输入数据DIN，被输入读出端口3。
进而，对实施例3的MRAM装置103输入用来把对应于存储体BK<A>、BK<B>之一的读出数据或写入数据写入另一存储体的转移指令。如以下详细说明，转移指令中的转移始点与转移终点的存储体，基于由读出地址ADDr表示的读出存储体地址或由写入地址ADDw表示的写入存储体地址，在MRAM装置的内部指定。于是，输入对应于转移指令的存储体地址的端口被削减。
图14是表示读出选择电路的结构的框图。
图14中代表性地示出对应于存储块200a的读出选择电路210a。
如上所述，例如存储体BK<A>被选择时，选择局部数据线LDLa中的一条和LDLd中的一条，在各存储块200a与200b中进行一位的数据读出。结果，合计2位的读出数据由读出端口2输出。
读出选择电路210a中，设有读出放大器270a与转接开关272a。读出放大器270a有选择地和局部数据线LDLa之中的一条连接，并放大所选择的局部数据线上的读出数据。或者，也可以把读出放大器270a对应于局部数据线LDLa中的每一条设置，以有选择地输出多个读出放大器的输出。
转接开关272a，响应以存储体BK<A>为对象执行读出指令时被激活的存储体控制信号RED<A>，把读出放大器270a的输出向全局读出总线GRBa传送。
转接开关260a，响应以存储体BK<A>为转移始点执行转移指令时被激活至H电平的存储体控制信号SRC<A>，把读出放大器270a的输出向传送数据总线251传送。关于分别对应存储块200b～200d设置的读出选择电路210b～210d与转接开关260b～260d，与图14所示的结构相同，其详细说明不再重复。
图15是表示写入选择电路的结构框图。
图15中代表性地示出对应存储块200a的写入选择电路220a的结构。
参照图15，写入选择电路220a设有，数据线开关280a、转接开关282a、数据缓冲器290a以及地址缓冲器295a。
转接开关265a，响应以存储体BK<A>为转移终点的转移指令执行时被激活的存储体控制信号DST<A>，把传送数据总线251的数据向数据缓冲器290a传送。并且转接开关282a，响应以存储体BK<A>为对象的写入指令执行时被激活的存储体控制信号WRT<A>，把全局写入总线GWBa上的数据向数据线开关280a传送。
传到数据缓冲器290a的数据被传送至数据线开关280a。数据线开关280a响应写入地址ADDw，对局部数据线LDLa中被选择的一条，传送来自传送数据总线251或全局写入总线GWBa的写入数据。写入地址ADDw被向地址缓冲器295a传送。数据缓冲器290a与地址缓冲器295a分别将传送到的数据与地址暂时保存，并以FIFO方式向数据线开关280a传送。
关于各自对应存储块200b～200d设置的写入选择电路220b～220d与转接开关265b～265d，与图15所示的结构相同，因此其详细说明不再重复。
如图14与图15所示，用反映向对应存储块的指令是否指示的存储体控制信号来进行转接总线之间的连接控制，由此能够简化其电路结构。
图16是表示图14与图15所示的生成存储体控制信号的存储体控制电路的结构框图。
参照图16，存储体控制电路400基于分别表示读出指令、写入指令以及转移指令的输入的指令控制信号RD、WT以及TR与读出存储体地址RBA与写入存储体地址WBA，生成存储体控制信号RED<A>、RED<B>、WRT<A>、WRT<B>、SRC<A>、SRC<B>，以及DST<A>、DST<B>。
指令控制信号RD、WT以及TR在对应的指令输入时被激活为H电平，否则被去激活为L电平。读出存储体地址RBA与写入存储体地址WBA分别在存储体BK<A>被选择时设为L电平(“0”)，在存储体BK<B>被选择时设为H电平(“1”)。
存储体控制电路400中包含根据指令控制信号RD与读出存储体地址RBA生成存储体控制信号RED<A>与RED<B>的读出指令控制电路410。读出指令控制电路410中包含把指令控制信号RD和读出存储体地址RBA的反相信号的“与”运算结果作为存储体控制信号RED<A>生成的逻辑门412，以及把指令控制信号RD和读出存储体地址RBA的“与”运算结果作为存储体控制信号RED<B>生成的逻辑门414。
因此，读出指令控制电路410，在以存储体BK<A>为对象的读出指令输入时将存储体控制信号RED<A>激活至H电平，在以存储体BK<B>为对象的读出指令输入时将存储体控制信号RED<B>激活至H电平。当没有输入对应的存储体为对象的读出指令时，存储体控制信号RED<A>、RED<B>被去激活至L电平。
存储体控制电路400中还包括，根据指令控制信号WT与写入存储体地址WBA生成存储体控制信号WRT<A>与WRT<B>的写入指令控制电路420。写入指令控制电路420中有把指令控制信号WT和写入存储体地址WBA的反相信号的“与”运算结果作为存储体控制信号WRT<A>生成的逻辑门422，以及把指令控制信号WT和写入存储体地址WBA的“与”运算结果作为存储体控制信号WRT<B>生成的逻辑门424。
因此，写入指令控制电路420，在以存储体BK<A>为对象的写入指令输入时将存储体控制信号WRT<A>激活至H电平，在以存储体BK<B>为对象的写入指令输入时将存储体控制信号WRT<B>激活至H电平。当没有输入以对应的存储体为对象的写入指令时，存储体控制信号WRT<A>、WRT<B>被去激活至L电平。
存储体控制电路400还包括转移地址生成部430。转移地址生成部430中有将读出存储体地址RBA与写入存储体地址WBA中的一个作为传送存储体地址TBA输出的选择器435，以及用以控制选择器435的动作的指令检测电路440、445与450。
指令检测电路440中设有，输出指令控制信号RD和指令控制信号WT的反相信号的“与”运算结果的逻辑门442。因此，指令检测电路440的输出在只有读出指令被检测到时设定为H电平。
指令检测电路445中设有，输出指令控制信号RD的反相信号和指令控制信号WT的“与”运算结果的逻辑门447。因此，指令检测电路445的输出在只有写入指令被检测到时设定为H电平。
指令检测电路450中设有，输出指令控制信号RD和指令控制信号WT的“或非”运算结果的逻辑门452。因此，指令检测电路450的输出在写入指令与读出指令均检测不到时设定为H电平。
选择器435在指令检测电路440的输出设定为H电平且只检测到读出指令的时候，由于能够进行从读出对象的存储体到另一存储体的传送，把读出存储体地址RBA作为传送存储体地址TBA输出。并且，选择器435在指令检测电路445的输出设定为H电平且只检测到写入指令的时候，由于能够进行从写入对象的存储体到另一存储体的传送，把写入存储体地址WBA作为传送存储体地址TBA输出。
并且，在指令检测电路450的输出设为H电平且读出指令与写入指令双方均未被检出的时候，由于具有进行内部传送的可能性，选择器435把读出存储体地址RBA作为传送存储体地址TBA输出。
转移地址生成部430中还有基于从选择器435输出的传送存储体地址TBA，在执行转移指令时生成存储体控制信号SRC<A>与SRC<B>的转移地址设定电路460，以及分别将表示转移始点的存储体控制信号SRC<A>与SRC<B>反相，并生成表示转移终点的存储体控制信号DST<A>与DST<B>的反相器465。
因此，存储体控制信号SRC<A>在输入以存储体BK<A>为转移始点的转移指令时被激活至H电平，存储体控制信号SRC<B>在输入以存储体BK<B>为转移始点的转移指令时被激活至H电平。同样，存储体控制信号DST<A>在输入以存储体BK<A>为转移终点的转移指令时被激活至H电平，存储体控制信号DST<B>在输入以存储体BK<B>为转移终点的转移指令时被激活至H电平。
如此，基于用读出存储体地址与写入存储体地址中的一个设定的传送存储体地址TBA，当输入转移指令时，生成表示转移始点与转移终点的存储体控制信号组。另一方面，当转移指令没有生成的场合，转移地址设定电路460停止这些存储体控制信号的生成。即，各存储体控制信号SRC<A>、SRC<B>、DST<A>、DST<B>，被去激活至L电平。
按照这样的结构，能够不用设置把对应转移指令的存储体地址从外部输入的端口，而根据用以指示写入指令与读出指令的存储体地址执行转移指令。
接着，采用图17～图20，对实施例3的MRAM装置的动作例进行说明。
图17中，表示以存储体BK<A>为对象的写入指令和以存储体BK<B>为对象的读出指令被同时输入的场合的动作。
参照图17，响应写入指令输入写入端口3的输入数据DIN，由选择器240传送到对应于存储体BK<A>的全局写入总线GWBa与GWBb。传送到全局写入总线GWBa与GWBb的输入数据，通过写入选择电路220a与220b，经由根据写入地址ADDw选择的局部数据线LDLa中的一条和LDLb中的一条，写入存储块200a与200b。
另一方面，在以读出指令为对象的存储体BK<B>中，使用根据读出地址ADDr选择的局部数据线LDLa中的一条和局部数据线LDLb中的一条，通过读出选择电路210c与210d进行数据读出。由读出选择电路210c与210d读出的数据，通过全局读出总线GRBa与GRBb传送到选择器230，并从读出端口2输出。
如此，由于能够把读出指令与写入指令在各自的存储体中并行执行，因此能够在MRAM装置整体上实现读出/写入并行处理。特别是数据写入时间长的场合，通过在向一个存储体进行数据写入动作的过程中，进行从另一存储体进行数据读出动作的并行处理，从而能够改善应用处理效率。
图18中，表示读出指令与转移指令被输入后，把来自读出指令的对象存储体的读出数据转移到另一存储体写入时的动作。
参照图18，响应以存储体BK<A>为对象的读出指令，进行对应于地址ADDr的、从存储块200a与200b读出的数据读出。读出选择电路210a与210b把来自各存储块200a与200b的读出数据传送到全局读出总线GRBa与GRBb。传送到全局读出总线GRBa与GRBb的读出数据，经由选择器230由读出端口2输出。
响应转移指令，从读出选择电路210a与210b输出的读出数据，也分别经过转接开关260a与260b传送到传送数据总线251与252。传送到传送数据总线251的来自存储块200a的读出数据，经由转接开关265c与写入选择电路220c，被写入对应于存储块200c中的读出地址ADDr的存储单元。
同样，传送到传送数据总线252的来自存储块200b的读出数据，经由转接开关265d与写入选择电路220d，被写入对应于存储块200d中的读出地址ADDr的存储单元。
通过执行这种转移指令，在把一个存储体用作向外部输出的输出数据的备份(镜像)时，能够改善备份数据存储处理的效率。
并且，由于使用传送数据总线向转移终点的存储体(存储块)传送读出数据的结构，不会由于执行转移指令而延迟读出指令的动作。特别是，通过设置图15所示的数据缓冲器290a与地址缓冲器295a，能够暂时保存传送的读出数据与对应的地址。结果，能够在之后的适当的定时进行传送数据的数据写入，因此，不会有数据读出动作因该转移指令的影响而延迟的情形。
图19中，表示写入指令与转移指令被输入后，把给写入指令的对象存储体的写入数据也传送到另一存储体进行写入时的动作。
参照图19，响应以存储体BK<A>为对象的写入指令，基于输入写入端口3的写入地址ADDw，对存储块200a与200b进行输入数据DIN的写入。通过选择器240、写入选择电路220a与220b以及对应于写入地址ADDw的局部数据线LDLa中的一条与局部数据线LDLb中的一条，输入数据DIN被写入存储块200a与200b。
响应转移指令，被传送到写入选择电路220a与220b的输入数据，由转接开关265a与265b分别传送到传送数据总线251与252。各自传送到传送数据总线251与252的写入数据，分别经由转接开关265c与265d传送到写入选择电路220c与220d。而写入选择电路220c与220d使用对应于写入地址ADDw的局部数据线LDLc中的一条与局部数据线LDLd中的一条，分别对存储块200c与200d进行数据写入。
由于用这种转移指令能使同一数据存储在多个存储体上，因此，能够把一个存储体作为从服务器下载时的超高速缓冲存储器使用。即，一方面对存储体BK<A>执行写入指令，同时能够由对另一存储体BK<B>的读出指令读出被下载的数据，从而能够提高整体动作的效率。
并且，将转移终点的存储体用于备份(镜像)的时候，能够有效更新备份数据。
图20中，表示仅输入转移指令，不影响外部动作而在MRAM装置内部进行数据传送时的动作。
参照图20，例如来自对应存储体BK<B>的存储块200c与200d的读出数据，分别经由转接开关260c与260d从读出选择电路210c与210d传送到传送数据总线251与252。传到传送数据总线251与252的数据，经由转接开关265a与265b传送到写入选择电路220a与220b。如已说明，仅输入转移指令时，采用输入到读出端口2的读出地址ADDr，生成指定作为转移始点与转移终点的存储体的存储体控制信号。
写入选择电路220a与220b，经由被选择的局部数据线LDLa中的一条与局部数据线LDLb中的一条，对存储块200a与200b中对应于读出地址ADDr的存储单元进行写入。
如此，即使在读出指令与写入指令均未从外部输入的场合，能够通过转移指令的输入，将来自一个存储体的读出数据不从读出端口向外部输出而向另一存储体写入。用这种转移指令把一个存储体的读出数据预先向另一个存储体传送，并能够使该另一存储体作为备份(镜像)工作。特别是，由于能够不使用外部总线地执行这种转移指令，因此，能够并行处理连接在外部总线上的其它装置的动作。
并且，通过向外部的读出或从外部写入之前预先在内部存储体间进行传送，能够有效率地更新作为备份动作的存储体上保存的镜像数据(mirror data)。
如以上说明的那样，在实施例3的MRAM装置中，由只进行数据读出或数据写入动作的存储块构成，但是，通过改善外围接口电路的结构，可以通过分别独立设置读出端口与写入端口，实现读出/写入的并行处理。再有，通过在内部设置转接总线逐次执行转移指令，能够在设有多个存储块的MRAM装置中有效率地进行备份数据的保存与更新。
另外，在实施例3中，各存储块中读出/写入的数据的位数设为1(N＝1)，但N也可大于1。此种场合，把图13所示的传送数据总线251与252按各为N条配置，并对应的各个转接开关260a～260d、265a～265d也需要各设置N个。特别是，如果各存储块的局部数据线LDLa～LDLd各自的条数和上述位数N设计得一致，则不需要图14与图15所示的局部数据线的选择功能，从而电路的结构被简化。
权利要求
1.一种薄膜磁性体存储器，其中包括含有保持磁性写入的存储数据的多个磁性体存储单元的存储单元阵列；接受表示所述存储单元阵列中的写入对象单元的写入地址和给所述写入对象单元的写入数据的第一端口；接受表示所述存储单元阵列中的读出对象单元的读出地址，同时输出来自所述读出对象单元的读出数据的第二端口；以及分别基于所述读出地址与所述写入地址，对所述存储单元阵列并行地进行数据读出与数据写入的外围电路。
2.如权利要求1所述的薄膜磁性体存储器，其特征在于所述多个磁性体存储单元矩阵状地配置；所述存储单元阵列中还包含，分别对应存储单元行设置的多条读出选择线与写入选择线，以及分别对应存储单元列设置的多条位线；所述外围电路中包含，根据所述读出地址有选择地激活所述多条读出选择线的第一译码电路，根据所述写入地址有选择地激活所述多条写入选择线的第二译码电路，用所述多条位线中根据所述读出地址选择的一条，从所述读出对象单元读出所述存储数据的数据读出电路，以及用所述多条位线中根据所述写入地址选择的一条，向所述写入对象单元写入所述写入数据的数据写入电路。
3.如权利要求2所述的薄膜磁性体存储器，其特征在于所述外围电路还包含，在通过所述数据写入电路向所述写入对象单元写入之前，将所述写入数据作为闩锁数据暂时保持的闩锁电路；在并行选择的所述读出对象单元与所述写入对象单元对应于同一位线的场合，所述数据写入电路将向所述写入对象单元的数据写入延长到之后的周期；所述外围电路中还包含，所述闩锁电路中保持的对应所述闩锁数据的地址由所述读出地址指定时，将所述闩锁数据作为所述读出数据从所述第二端口输出的转移电路。
4.如权利要求2所述的薄膜磁性体存储器，其特征在于所述数据写入电路向与所述多条位线中的所述写入地址对应的选择位线，供给对应于所述写入数据的第一数据写入电流；所述多条写入选择线分别接受激活时在预定方向供给的第二数据写入电流；所述数据写入电路在向与所述写入地址对应的写入选择线开始供给所述第二数据写入电流后，开始所述第一数据写入电流的供给，并在所述第二数据写入电流的供给完成之前，完成所述第一数据写入电流的供给。
5.如权利要求1所述的薄膜磁性体存储器，其特征在于所述存储单元阵列分割为多个存储体；所述多个存储体能够各自独立地进行所述数据读出或所述数据写入；所述外围电路并行地进行对所述多个存储体中的一个的所述数据读出和对所述多个存储体中的另一个的所述数据写入。
6.一种薄膜磁性体存储器，其特征在于设有由保持磁性写入的存储数据的多个磁性体存储单元矩阵状配置而成的存储单元阵列；所述存储单元阵列还包含，分别对应存储单元行设置的多条读出选择线与写入选择线，分别对应于存储单元列设置的、各自与对应的所述存储单元列的磁性体存储单元电连接的多条读出位线，以及分别对应于存储单元列设置的、各自与所述多个磁性体存储单元无电连接的多条写入位线；所述薄膜磁性体存储器还包含，接受表示所述存储单元阵列中的写入对象单元的写入地址与给所述写入对象单元的写入数据的第一端口，接受表示所述存储单元阵列中的读出对象单元的读出地址，同时输出来自所述读出对象单元的读出数据的第二端口，以及分别基于所述读出地址与所述写入地址，对所述存储单元阵列并行地进行数据读出与数据写入的外围电路；所述外围电路含中包含，用所述多条读出位线中根据所述读出地址选择的至少一条，从所述读出对象单元读出所述存储数据的数据读出电路，以及用所述多条写入位线中根据所述写入地址选择的至少一条，向所述写入对象单元写入所述写入数据的数据写入电路。
7.如权利要求6所述的薄膜磁性体存储器，其特征在于所述外围电路还包含根据所述读出地址有选择地激活所述多条读出选择线的第一译码电路；以及根据所述写入地址有选择地激活所述多条写入选择线的第二译码电路。
8.如权利要求6所述的薄膜磁性体存储器，其特征在于所述数据写入电路向所述多条写入位线中与所述写入对象单元对应的写入位线供给对应于所述写入数据的数据写入电流，同时将各其余的写入位线固定于预定电压。
9.如权利要求6所述的薄膜磁性体存储器，其特征在于所述多个存储单元的每一个与所述多条写入位线中对应的一条之间的距离短于所述多个存储单元的每一个与所述多条读出位线中对应的一条之间的距离。
10.一种薄膜磁性体存储器，设有各自含有被矩阵状配置的保持磁性写入的存储数据的多个磁性体存储单元的多个存储块；所述多个存储块的每一个能够独立进行数据读出或数据写入；还包含接受写入数据和表示所述写入数据的写入对象单元的写入地址的第一端口，接受表示读出对象单元的读出地址，同时输出来自读出对象单元的读出数据的第二端口，以及设于所述第一与第二端口和所述多个存储块之间的、控制对所述多个存储块的所述数据读出与所述数据写入的外围电路；所述外围电路中包含，响应转移指令将与所述多个存储块之一对应的所述读出数据或所述写入数据写入所述多个存储块中的另一个的转移电路。
11.如权利要求10所述的薄膜磁性体存储器，其特征在于所述外围电路中包含，分别对应于所述多个存储块设置的、用以传送来自对应存储块的所述读出数据的多条读出总线，分别对应于所述多个存储块设置的、用以传送面向对应存储块的所述写入数据的多条写入总线，根据所述写入地址，由所述第一端口向所述多条写入总线有选择地传送所述写入数据的第一选择器，以及根据所述读出地址，由所述多条读出总线向所述第二端口有选择地传送所述读出数据的第二选择器；所述转移电路中设有用以在基于所述读出地址与所述写入地址之一选择的两个存储块之间传送数据的转接总线。
12.如权利要求11所述的薄膜磁性体存储器，其特征在于所述多个存储块中的每一个，通过所述转接总线与所述多个存储块中的另一个连接，所述外围电路中设有，分别对应所述多个存储块设置的多个数据读出电路与数据写入电路；分别对应所述多个存储块设置的、各自根据有无来自对应存储块的数据读出指示与所述转移指示来控制对应的数据读出电路和对应的读出总线与转接总线之间的连接的多个第一转接开关部；以及分别对应所述多个存储块设置的、各自根据有无向对应的存储块的数据写入指示与所述转移指示来控制对应的数据写入电路和对应的写入总线与转接总线之间的连接的多个第二转接开关部。
13.如权利要求10所述的薄膜磁性体存储器，其特征在于所述外围电路中还包含在执行所述转移指令时，指定转移终点与转移始点的存储块的传送控制电路；所述传送控制电路根据有无与所述转移指令并行地进行的所述数据写入与所述数据读出，指定对应于所述读出对象单元的存储块与对应于所述写入对象单元的存储块中的一个为所述转移始点的存储块。
全文摘要
本发明提供一种薄膜磁性体存储器，对应MTJ存储单元的各列设置位线(BL)。另一方面，对应MTJ存储单元的各行设置作为读出选择线用的字线(WL)与作为写入选择线用的写入数位线(WDL)。并且独立设置字线译码器(20r)与数据线译码器(20w)，前者根据读出端口(2)上输入的读出地址(ADDr)有选择地激活字线(WL)，后者根据写入端口(3)上输入的写入地址(ADDw)有选择地激活写入数位线(WDL)。
文档编号H01L27/10GK1477638SQ0312209
公开日2004年2月25日 申请日期2003年4月21日 优先权日2002年8月23日
发明者大石司 申请人:三菱电机株式会社