专利名称：一种非挥发性存储单元的制作方法
一种非挥发性存储单元技术领域
本发明属于集成电路设计技术领域，特别涉及一种非挥发性存储单元。
背景技术：
图I所示为已有的基于标准CMOS逻辑工艺的非挥发性存储单元结构示意图。利用一对容值一大一小的晶体管对控制读出管的阈值电压大小来达到数据存储的目的。以写入数据“ I ”为例，在Vp端加高编程电平7. 9V，在Vn端加低电平0V，此时由电容分压原理， 浮空节点的电压值约为7. 5V，此时电容接法的Ct管将由于栅衬底间的高电压而产生FN隧穿效应，电子流入FG节点，从而读出管Mread的阈值电压绝对值减小，并且该点电荷在编程结束后仍然可以得到持续保存。写入数据“O”时，在Vn端加高编程电平7. 9V，在Vp端加低电平0V，其过程与写“I”相反，结果导致Mread阈值电压绝对值增大。利用后端的读取电路放大流过Mread电流的变化从而可以快速读取出存储单元所记录的数据。
图2所示为已有的基于标准CMOS逻辑工艺的非挥发性存储单元设计电路图。系统采用了一对互偶的存储元件，采用锁存式的差分读取电路实现小信号电流的数据放大。由于Mread管和Mreadn管的阈值电压不同，接入电路产生的电流大小也会不同，导致读出电路左路和右路最终形成一低一高的稳态电压，从而能够在读出允许时输出到一组位线上被后端放大电路读出。由于Mread管和Mreadn管和下面的放大单元采用并联连接，当读取电路到达稳态时仍然会有一条直流通路产生静态电流，从而产生静态功耗。以稳态时Ne节点为“I”电位为例，此时Ncn为“O”电位，MNn导通，所以会产生从Vdd流经Mreaadn，MNn, MRC 的静态电流，产生静态功耗。
对于编程单元，加载到隧穿管两端的电压能达到7. 5V左右，利用高压形成隧穿电流从而在浮空栅上积累电荷，从而改变读取管的阈值电压，能够有效的实现编程操作，该结构后端的均衡电路仅提供高电压的泄放通道，而对于处在同一位线上的非编程单元。均衡电路采用一般的均衡电路结构，能够将互偶的Vp和Vn节点间的电压差缩小至4. 5V左右， 从而大大降低了加载隧穿管Ct上的电压，抑制了 FN隧穿电流，防止高压对数据的破坏。
针对上述背景技术中提到的结构的非挥发性存储单元的读取管和放大单元采用并行连接，由于电流支路无法关闭，读取时静态的电流一直存在，因此读取电流较大。这对于一些有着低功耗要求的无线通讯，如RFID等应用来说显得偏大，特别是为了扩展接收距离，每比特数据消耗的电荷量需要尽可能地减少。发明内容
本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的一个目的在于提出一种具有较小静态电流的非挥发性存储单元。
根据本发明实施例的非挥发性存储单元，包括第一存储子单元和第二存储子单元，用于存储数据；放大单元，所述放大单元与所述第一存储子单元和第二存储子单元相连，包括首尾相接第一反相器和第二反相器，用于感应和放大读取电流；第一读取控制单元和第二读取控制单元，所述第一读取控制单元和第二读取控制单元与所述放大单元串接， 用于控制将放大单元感应的读取数据输出到位线；以及均衡电路，所述均衡电路用于提供高电压的泄放通道。
在本发明的另一个实施例中，还包括多个放电管，所述放电管的源极接地，用于读取操作的初期，泄放放电管漏极的电压，防止由于所述放电管漏极连接的对偶节点电压的不同而导致读取数据的错误。
本发明提出一种将读取管和放大单元的连接方式由并行连接改为串行连接的结构的非挥发性存储单元，该结构的非挥发性存储单元能减少静态消耗的电流。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中
图I为已有的基于标准CMOS逻辑工艺的非挥发性存储单元结构示意图2为已有的基于标准CMOS逻辑工艺的非挥发性存储单元设计电路图3为本发明提出的基于标准CMOS逻辑工艺的非挥发性存储单元设计电路图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、 “厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下” 可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一4特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
本发明实施例的非挥发性存储单元，包括第一存储子单元和第二存储子单元，用于存储数据；放大单元，所述放大单元与所述第一存储子单元和第二存储子单元相连，包括首尾相接第一反相器和第二反相器，用于感应和放大读取电流；第一读取控制单元和第二读取控制单元，所述第一读取控制单元和第二读取控制单元与所述放大单元串接，用于控制将放大单元感应的读取数据输出到位线；以及均衡电路，所述均衡电路用于提供高电压的泄放通道。
在本发明的另一个实施例中，还包括多个放电管，所述放电管的源极接地，用于读取操作的初期，泄放放电管漏极的电压，防止由于所述放电管漏极连接的对偶节点电压的不同而导致读取数据的错误。
为使本领域技术人员更好地理解本发明，现结合图3再详细叙述本发明的实施例。
如图3所示,本发明的非挥发性存储器中Ce、Ct> Mread和Ccn、Ctn> Mreadn分别构成两个存储单元，其浮栅节点分别为FG、FGn。Ce的负极与Ctn的负极连接在一起,形成内部高压输入端Vp ；Ct的负极与Ccn的负极连接在一起，形成内部高压输入端VN。由M3、 M4组成的反相器和M3n和M4n构成反相器首尾相接，形成双稳态结构的放大单元。读取管 Mread和Mread_n是串行连入由M3，M3n，M4和M4n构成的放大单元。其输出分别为内部数据输出端Data、Datan。MreacUMreadn的漏极分别连接至M3, M3n的源极，Mread和Mreadn 的源极均连接到由读取信号RL控制的Ml的源极。本发明将存储模块的内部数据输出端 Data、Datan与外部数据输出端BL、BLn分别通过两对读取控制传输管M5、M5n、M6、M6n相连，M5、M5n的栅极为读取输出控制端PR，可以通过读取输出控制端PR来控制数据的读取输出；本发明设计的两个输出放大管M6和M6n的栅极分别与内部数据输出端Data、Datan相连，漏极分别与M5和M5n的漏极相连，源极均接到地。同时，本发明设计了 Mdl、Mdln、Md2、 Md2n四个放电管。这四个放电管的栅极均由控制信号RL控制，源极均接地，漏极分别接到四个内部节点n3，n3n，n4和n4n。下方的均衡电路为通用的均衡电路。整个存储器单元的电路结构完全对称。
以读出数据“I”为例对存储单元读取操作的工作情况进行分析。当存储单元被写入的数据为“I”时，读取管Mread的阈值电压绝对值下降，即在一定的栅源电压差下更容易导通。而与之相对的Mreadn管的阈值电压绝对值上升，则在同样的栅源电压下更难导通。 下面分阶段对读取操作进行讨论
阶段I :此时Ml管关断而放电管Mdl、Mdln、Md2、Md2n管导通。因此，存储单元的所有内部节点n3, n3n, n4和n4n全部被下拉至O电位,保证了存储单元内部处于确定的初始状态。
阶段2 :此时Ml管导通而放电管Mdl、Mdln、Md2、Md2n管关断，电源Vdd开始对内部节点充电，节点nl电压迅速升高。由于n3，n3n，n4和n4n均为0，因此最初时刻全部内部的晶体管均是关断的。当nl节点电位上升后Mread和Mreadn最先开始导通。由于Mread 和Mreadn栅源电压一致,但阈值电压不同，因此Mread管会优先Mreadn管导通,从而n3节点比n3n节点的电压更先开始上升。同时，由于阈值电压的差异Mread管的导通电阻相较 Mreadn管的导通电阻小，因此左路支路的充电电流比右侧支路的充电电流大，n3节点也会更早的升至使M3管导通的程度。优先导通的M3会对n4节点充电，稍后导通的M3n也会对n4n节点充电,这样n4节点和n4n节点的电压均会逐渐上升。但不同的是，n4节点电压开始上升的时刻比n4n的早，同时在Mread管进入电阻区之前,其上升的速度也较n4n节点快。因此n4节点的电压会比n4n节点电压更快地上升至NMOS的阈值电压，从而M4n会优先导通。此时M4n会对n4n节点形成下拉电流,这样会进一步减慢n4n节点电压上升的速度，也会减慢M4管开启的时间，甚至可能导致n4n节点电压无法上升至M4管开启所需的电压。这样就在存储单元内部形成了正反馈，使得n4节点的充电电流迅速超过n4n节点的充电电流，n4节点迅速上升,直到使M3n关断,从而导致n4n节点的充电电流消失,n4n节点电压迅速被M4n下拉至O电压，而n4节点的电压则会最终被M3管上拉至Vdd。当存储单元进入稳态时，左右支路均无电流流过，而n4节点电压为Vdd,而n4n节点电压为O。
阶段3 :此时M5和M5n开始导通,存储单元向位线输出数据。由于n4和n4n节点电压分别为Vdd和0，因此M6关断而M6n导通，因此Datan会被下拉至O电位，而Data由外围的电压保持电路维持而仍然为Vdd。
读取存储数据‘0’过程与读取存储数据‘I’的过程互偶。
本发明由于系统采用了一对存储管进行数据的存储，因此存储单元的读取部分也采用的是双稳态形式的放大单元进行数据的放大。正反馈的引入可以加速数据的读出，以便使系统在较短时间内稳定。由于读取管是串行连接入放大单元的，因此系统进入稳态以后不会产生静态功耗，尽快使系统进入稳态也就能尽可能减少系统在动态过程中产生的电流，极大的降低了系统的读取功耗。同时本发明采用两对读取控制传输管M5、M5n、M6、M6n 相连，M5、M5n的栅极为读取输出控制端PR，可以通过读取输出控制端PR来控制数据的读取输出，M6和M6n进一步降低了读取操作时的电源电压要求，一方面可以隔离位线和存储单元内部节点，防止由于位线电压的波动造成存储单元内部数据错误读取；另外，采用输出放大管可以利用其放大能力加速位线电压的变化，使后端的数据放大单元能够更快地辨认出数据，同时在存储单元内部，大大降低了差分对的输出负载。同时，本发明设计了 Mdl、Mdln、 Md2、Md2n四个放电管。这四个放电管的加入保证了左右两条对偶支路上的对偶节点n3和 n3n,n4和n4n能够在读取的初始阶段处于确定的O电位,避免了在读取的初始阶段对偶节点可能因为上次数据的读取而导致电压不同的情况。这样可以防止由于这几个节点电压不同而给数据读取带来不确定的因素。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
权利要求
1.一种非挥发性存储单元，其特征在于，包括 第一存储子单元和第二存储子单元，用于存储数据； 放大单元，所述放大单元与所述第一存储子单元和第二存储子单元相连，包括首尾相接第一反相器和第二反相器，用于感应和放大读取电流。
第一读取控制单元和第二读取控制单元，所述第一读取控制单元和第二读取控制单元与所述放大单元串接，用于控制将放大单元感应的读取数据输出到位线；以及均衡电路，所述均衡电路用于提供高电压的泄放通道。
2.如权利要求2所述的非挥发性存储单元，其特征在于，还包括多个放电管，所述放电管的源极接地，用于读取操作的初期，泄放放电管漏极的电压，防止由于所述放电管漏极连接的对偶节点电压的不同而导致读取数据的错误。
全文摘要
本发明提出一种非挥发性存储单元，包括第一存储子单元和第二存储子单元，用于存储数据；放大单元，所述放大单元与所述第一存储子单元和第二存储子单元相连，包括首尾相接第一反相器和第二反相器，用于感应和放大读取电流；第一读取控制单元和第二读取控制单元，所述第一读取控制单元和第二读取控制单元与所述放大单元串接，用于控制将放大单元感应的读取数据输出到位线；以及均衡电路，所述均衡电路用于提供高电压的泄放通道。本发明提出一种将读取管和放大单元的连接方式由并行连接改为串行连接的结构的非挥发性存储单元，该结构的非挥发性存储单元能减少静态消耗的电流。
文档编号G11C16/02GK102982843SQ20121051868
公开日2013年3月20日 申请日期2012年12月5日 优先权日2012年12月5日
发明者潘立阳, 伍冬, 王立业, 彭亚锐, 李树龙 申请人:清华大学