半导体装置制造方法

半导体装置制造方法
【专利摘要】本发明提供一种半导体装置。在闪存中，在使第一以及第二节点（N3、N4）预充电到电源电压（VDD）之后使读出放大器（17）激活，将在第一以及第二节点（N3、N4）中所显现出的信号保持在寄存器（50）中，通过寄存器（50）的输出信号（OCD1、OCD2）使晶体管（23或24）导通，并将偏移补偿用的恒流源（26或36）与第一或者第二节点（N3或N4）连接。因此，能够通过简单的结构来补偿读出放大器（17）的偏移电压。
【专利说明】半导体装置
【技术领域】
[0001]本发明涉及半导体装置，能够合适地用于例如具有读出放大器的半导体装置中。【背景技术】
[0002]一直以来，在半导体存储装置中设有将从存储单元读取出的微小的电压放大成电源电压的读出放大器。另外，还提出有对读出放大器的偏移电压进行补偿的各种偏移补偿电路。
[0003]在“M.-F.Chang, S.-J.Shen, C.-C.Liu, C.-ff.ffu, Y.-F.Lin, S.-C.ffu, C.-E.Huang, H.-C.Lai, Y.-C.King, C.-J.Lin, H.- j.Liao, Y.-D.Chih, H.Yamauchi, “An Offset-Tolerant Current-Sampling-Based Sense Amplifier forSub-1OOnA-Cell-Current Nonvolatile Memory，，，IEEE International Solid-StateCircuits Conference, Dig.0f Tech.Papers, pp.206-208，2011” (“一种用于低于 IOOnA 的单元电流的非易失性存储器的基于偏移容忍电流采样的读出放大器”，IEEE国际固态电路会议，科技论文文摘第206-208页，2011”)的偏移补偿电路中，首先，将读出放大器的两个P沟道MOS晶体管进行二极管连接，在两个晶体管中分别流过单元电流以及基准电流，并使两个晶体管的栅极-源极间电压分别保持在两个电容器中。此时，在两个电容器中保持有修正了两个晶体管的阈值电压之差的栅极-源极间电压。接着，使两个晶体管交叉耦合连接而使感测动作开始。
[0004]另外，在日本特开2011-175689号公报的偏移补偿电路中，在两条数据总线之间连接有读出放大器。在将两条数据总线预充电到规定电压后，将一条数据总线的电荷分配给电容器而使数据总线的电压降低，并将读出放大器激活来存储读出数据信号。将该动作针对每条数据总线通过按多阶段改变电容器的容量值来进行。基于所存储的多个读出数据信号来确定在读出动作时与数据总线连接的电容器的容量值。
[0005]在上述非专利文献中，由于每当读出动作时就会对两个电容器充电，所以具有读出速度变慢的问题。
[0006]另外，在日本特开2011-175689号公报中，由于针对每条数据总线通过按多阶段改变电容器的容量值来存储读出数据信号，并基于所存储的多个读出数据信号来确定电容器的容量值，所以具有结构复杂的问题。

【发明内容】

[0007]根据一个实施方式，通过本申请的半导体装置，在将第一节点以及第二节点预充电为相同电压之后将读出放大器激活，并基于此时的读出放大器的输出信号来使第一节点或第二节点的电压降低。
[0008]根据这一实施方式,能够以简单的结构来谋求读出速度的高速化。
[0009]本发明的上述及其他目的、特征、具体情况以及优点能够从联系附图来理解的关于本发明的如下具体说明中得以明确。【专利附图】

【附图说明】
[0010]图1是表示本申请第一实施方式的微控制器芯片的结构的框图。
[0011]图2是表示图1所示的存储阵列的结构的电路框图。
[0012]图3是表示图2所示的子阵列以及读出放大器带的主要部分的电路图。
[0013]图4是用于说明图3所示的读出放大器的偏移电压及其补偿方法的时序图。
[0014]图5是表示图1所示的微控制器芯片中的电源投入后的芯片初始化顺序的时序图。
[0015]图6是表示图3所示的闪存的偏移感测动作以及读出动作的时序图。
[0016]图7是表示在本申请第二实施方式的微控制器芯片中所包含的闪存的主要部分的电路图。
[0017]图8是表示图7所示的闪存的偏移感测动作以及读出动作的时序图。
[0018]图9是表示在本申请第三实施方式的微控制器芯片中所包含的闪存的主要部分的电路图。
[0019]图10是表示图9所示的闪存的偏移感测动作以及读出动作的时序图。
[0020]图11是表示在本申请第四实施方式的微控制器芯片中所包含的闪存的主要部分的电路图。
[0021]图12是表示图11所示的闪存的偏移感测动作以及读出动作的时序图。
[0022]图13是表示在本申请第五实施方式的微控制器芯片中所包含的闪存的主要部分的电路图。
[0023]图14是表示图13所示的闪存的偏移感测动作以及读出动作的时序图。
[0024]图15是表示图13所示的闪存的偏移感测动作以及读出动作的其他时序图。
【具体实施方式】
[0025]第一实施方式
[0026]本申请的适用范围并不限定于特定的存储器，也能够适用于非易失性存储器、易失性存储器、通用存储器、混载存储器中的任一种，并且不限定于特定的存储单元结构。在此，作为一个示例对将本申请适用于针对具有分栅型存储单元的微控制器的混载非易失性闪存中的情况进行说明。
[0027]如图1所述,本申请第一实施方式的微控制器芯片I具有SRAM (Static RandomAccess Memory ;静态随机存储器)2、CPU (Central Processing Unit ;中央处理单兀)3、高速CPU总线4、以及I/F (interface ;接口)电路5、9。另外，该微控制器芯片I具有总线桥接器6、闪存7、8、改写控制电路10、以及周边总线11。
[0028]SRAM2以及闪存7存储数据。闪存8存储程序。SRAM2和CPU3通过高速CPU总线4而相互连接。改写用的地址信号WA以及数据信号D从CPU3经由高速CPU总线4、总线桥接器6、周边总线11以及改写控制电路10而被供给至闪存7、8。
[0029]另外，读出用的地址信号RA从CPU3经由高速CPU总线4、总线桥接器6、周边总线11以及ι/F电路9而被供给至闪存7，通过其相反的路径，读出数据信号Q从闪存7被供给至CPU3。另外，读出用的地址信号RA从CPU3经由高速CPU总线4以及Ι/F电路5而被供给至闪存8，通过其相反的路径，构成程序的读出数据信号Q从闪存8被供给至CPU3。
[0030]另外，微控制器芯片I与中断控制电路12、PLL (phase locked loop ;锁相环)电路13、电源电路14、以及端口部15连接。中断控制电路12响应于外部复位信号RSTB而向芯片I供给内部复位信号RSTN。PLL电路13生成与外部时钟信号CLKE同步的内部时钟信号CLK并将其供给至芯片I。电源电路14基于外部电源电压VCC以及外部接地电压VSS而生成内部电源电压VDD和信号VDDON并将其供给至芯片I。信号VDDON是表示内部电源电压VDD到达了规定电平的信号。端口部15用于在外部与芯片I之间进行地址信号ADD以及数据信号D、Q的收发。
[0031]另夕卜，闪存7包括存储阵列MA、MG驱动器MD、WL驱动器TO、SL驱动器SD、Y系电路YC、电源开关PS、内部电压产生电路VWG、以及逻辑电路LG。闪存8包括多个(在图中为四个)存储库BI?B4。各存储库B包括两个存储阵列MA、WL驱动器WD、MG驱动器MD、SL驱动器SD、Y系电路YC、电源开关PS、逻辑电路LG、以及输入输出缓冲器10。
[0032]内部电压产生电路VWG产生改写用内部电压VW以及基准电压VR并将其供给至闪存7、8全体。逻辑电路LG对所对应的闪存7或8全体进行控制。电源开关PS将改写用内部电压VW分配至所对应的闪存7或8内。
[0033]存储阵列MA包括:以多行多列配置的多个存储单元；分别与多行对应地设置的多组字线WL、存储栅极线MG、以及源极线SL ;和分别与多列对应地设置的位线BL。各存储单元存储I比特的数据信号。在各存储单元中预先分配有固定的地址信号。
[0034]MG驱动器MD、WL驱动器WD、以及SL驱动器SD驱动与根据地址信号所选择的存储单元相对应的字线WL、存储栅极线MG、以及源极线SL。Y系电路YC依照地址信号来选择多个位线BL中的某一位线BL。输入输出缓冲器IO用于在I/F电路5与闪存8之间进行读出用的地址信号RA和数据信号Q的收发。
[0035]图2是表示存储阵列MA的结构的电路框图。在图2中，存储阵列MA被分割成多个子阵列SA。多个子阵列SA被预先两个一组地分组。在各组的两个子阵列SA之间配置有读出放大器带16。
[0036]各子阵列SA包括:以多行多列配置的多个存储单兀MC ;分别与多行对应地设置的多组字线WL、存储栅极线MG、以及源极线SL ;和分别与多列对应地设置的位线BL。各存储单元MC包括在位线BL与源极线SL之间串联连接的选择晶体管ST和存储晶体管MT。选择晶体管ST的栅极与字线WL连接，存储晶体管MT的栅极与存储栅极线MG连接。
[0037]通过驱动字线WL、存储栅极线MG、源极线SL、以及位线BL，能够将存储晶体管MT的阈值电压设定为高值VTH与低值VTL中的任一个。例如，存储晶体管MT的阈值电压成为高值VTH的状态与数据信号“O”关联，存储晶体管MT的阈值电压成为低值VTL的状态与数据信号“I”关联。由此，在一个存储单元MC中存储有I比特的数据信号。
[0038]此外，将存储单元MC的阈值电压从高值VTH改写为低值VTL的动作，称为擦除动作。相反地，将存储单元MC的阈值电压从低值VTL改写为高值VTH的动作，称为编程动作或者写入动作。
[0039]在读出动作时，向位线BL施加规定的电压，将字线WL置为“H”电平而使选择晶体管ST导通，对存储栅极线MG施加高值VTH与低值VTL之间的读出电压。在存储晶体管MT的阈值电压为高值VTH的情况下，比基准电流IR小的电流在存储晶体管MT中流动。另外，在存储晶体管MT的阈值电压为低值VTL的情况下，比基准电流IR大的电流在存储晶体管MT中流动。因此，通过比较在存储晶体管MT中流动的电流与基准电流IR之间的大小，就能够判断存储在存储单元MC中的数据信号是“O”还是“ I ”。
[0040]另外，在各读出放大器带16中以对应规定数量的列设置一个读出放大器的比例配置读出放大器17。读出放大器17从所选择的存储单元MC中读取数据信号。另外，以对应规定数量的列设置一条主位线的比例，对多个子阵列SA设置共用的主位线MBL。主位线MBL与各读出放大器带16的对应的读出放大器17连接。
[0041]图3是表示两个子阵列SA与一个读出放大器带16的主要部分的电路图。在图3中，两个子阵列SA和一个读出放大器带16被分割成四个区块ΒΚ0，在四个区块BKO的每个中设有一个读出放大器17和寄存器50。
[0042]各区块BKO包括属于一个子阵列SA的八个区块BKl、属于另一个子阵列SA的八个区块BK2、P沟道MOS晶体管22?24、27?29、30?34以及恒流源25、26、35、36。
[0043]各区块BKl包括数量与一列对应的多个存储单元MC1、与该列对应的位线BLl、与各存储单元MCl对应的字线WL1、存储栅极线MG1、以及源极线SL1。在图3中，仅代表性地表示了一个存储单元MCI。另外，区块BKl包括N沟道MOS晶体管20以及P沟道MOS晶体管21。
[0044]晶体管20连接在位线BLl与接地电压VSS的线路之间，其栅极接收信号BW。在信号BW为“H”电平的情况下，晶体管20导通，位线BLl被固定于接地电压VSS。在信号BW为“L”电平的情况下，晶体管20变为非导通。晶体管21连接在位线BLl与节点NI之间，其栅极接收信号YA。信号YA是选择属于区块BKl的八条位线BLl中的一条位线BLl的信号。若八个信号YA中的一个信号YA被置为“L”电平，则与该信号YA对应的晶体管21导通，位线BLl与节点NI电连接。若信号YA被置为“H”电平，则与该信号YA对应的晶体管21变为非导通。
[0045]同样地，各区块BK2包括数量与一列对应的多个存储单元MC2、与该列对应的位线BL2、与各存储单元MC2对应的字线WL2、存储栅极线MG2、以及源极线SL2。在图3中，仅代表性地表示了一个存储单元MC2。另外，区块BK2包括N沟道MOS晶体管30以及P沟道MOS晶体管31。
[0046]晶体管30连接在位线BL2与接地电压VSS的线路之间，其栅极接收信号BW。在信号BW为“H”电平的情况下，晶体管30导通，位线BL2被固定于接地电压VSS。在信号BW为“L”电平的情况下，晶体管30变为非导通。晶体管31连接在位线BL2与节点N2之间，其栅极接收信号YA。信号YA是选择属于区块BK2的八条位线BL2中的一条位线BL2的信号。若八个信号YA中的一个信号YA被置为“L”电平，则与该信号YA对应的晶体管31导通，位线BL2与节点N2电连接。若信号YA被置为“H”电平，则与该信号YA对应的晶体管31变为非导通。属于区块BK1、BK2中某一区块BK的一个存储单元MC被选择。
[0047]P沟道MOS晶体管22以及恒流源25串联连接在节点NI与接地电压VSS的线路之间。晶体管22的栅极接收信号REFl。在信号REFl为“L”电平的情况下，晶体管22导通，基准电流IR从节点NI流动至接地电压VSS的线路。在信号REFl为“H”电平的情况下，晶体管22变为非导通。
[0048]P沟道MOS晶体管32以及恒流源35串联连接在节点N2与接地电压VSS的线路之间。晶体管32的栅极接收信号REF2。在信号REF2为“L”电平的情况下，晶体管32导通，基准电流IR从节点N2流动至接地电压VSS的线路。在信号REF2为“H”电平的情况下，晶体管32变为非导通。
[0049]在区块BKl的存储单元MCl被选择的情况下，信号REFl被置为“H”电平并且信号REF2被置为“L”电平，在存储单元MCl中流动的电流与在恒流源35中流动的基准电流IR之间的大小被进行比较。在区块BK2的存储单元MC2被选择的情况下，信号REFl被置为“L”电平并且信号REF2被置为“H”电平，在存储单元MC2中流动的电流与在恒流源25中流动的基准电流IR之间的大小被进行比较。
[0050]P沟道MOS晶体管23以及恒流源26串联连接在节点NI与接地电压VSS的线路之间。晶体管23的栅极接收信号O⑶I。在信号O⑶I为“L”电平的情况下，晶体管23导通，偏移补偿电流IOC从节点NI流动至接地电压VSS的线路。在信号O⑶I为“H”电平的情况下，晶体管23变为非导通。
[0051]P沟道MOS晶体管33以及恒流源36串联连接在节点N2与接地电压VSS的线路之间。晶体管33的栅极接收信号O⑶2。在信号O⑶2为“L”电平的情况下，晶体管33导通，偏移补偿电流IOC从节点N2流动至接地电压VSS的线路。在信号O⑶2为“H”电平的情况下，晶体管33变为非导通。
[0052]响应于读出放大器17的偏移电压,信号O⑶1、0⑶2中的某一方的信号O⑶被置为“L”电平。由此，偏移补偿电流IOC从节点N1、N2中某一方的节点流出，读出放大器17的偏移电压得到补偿。关于该情况，将在后详细说明。
[0053]P沟道MOS晶体管24连接在节点NI与读出放大器17的节点N3之间，其栅极接收信号YB。P沟道MOS晶体管34连接在节点N2与读出放大器17的节点N4之间，其栅极接收信号YB。信号YB是选择四个区块BKO中的任一个区块BKO的信号。若四个信号YB中的一个信号YB被置为“L”电平，则与该信号YB对应的晶体管24、34导通，节点N1、N2与读出放大器17的节点N3、N4电连接。若信号YB被置为“H”电平，则与该信号YB对应的晶体管24、34变为非导通。
[0054]P沟道MOS晶体管27连接在节点NI与电源电压VDD的线路之间。P沟道MOS晶体管28连接在节点N2与电源电压VDD的线路之间。P沟道MOS晶体管29连接在节点N1、N2之间。晶体管27?29的栅极均接收信号PCN。信号PCN是与分别对应于四个区块BKO而准备的。在信号PCN为“L”电平的情况下，晶体管27?29导通，节点N1、N2被预充电为电源电压VDD。在信号PCN为“H”电平的情况下，晶体管27?29变为非导通。
[0055]读出放大器17包括P沟道MOS晶体管40?43以及N沟道MOS晶体管44?46。晶体管40连接在节点N3与电源电压VDD的线路之间。晶体管41连接在节点N4与电源电压VDD的线路之间。晶体管40、41的栅极均接收信号PCS。在信号PCS为“L”电平的情况下，晶体管40、41导通，节点N3、N4被预充电为电源电压VDD。在信号PCS为“H”电平的情况下，晶体管40、41变为非导通。
[0056]晶体管42连接在电源电压VDD的线路与节点N3之间，其栅极与节点N4连接。晶体管43连接在电源电压VDD的线路与节点N4之间，其栅极与节点N3连接。晶体管44连接在节点N3、N5之间，其栅极与节点N4连接。晶体管45连接在节点N4、N5之间，其栅极与节点N3连接。晶体管46连接在节点N5与接地电压VSS的线路之间，其栅极接收信号SAE。[0057]若在信号PCS被置为“H”电平的状态下，信号SAE被置为“H”电平，则晶体管46导通从而读出放大器17被激活，读出放大器17将节点N3、N4之间的电位差放大至电源电压VDD。也就是说，在节点N3的电压比节点N4的电压高的情况下，晶体管42、45的电流驱动能力比晶体管43、44的电流驱动能力大，节点N3被置为电源电压VDD，并且节点N4被置为接地电压VSS。换言之，在节点N3的电压比节点N4的电压高的情况下，向节点N3、N4分别输出“H”电平以及“L”电平的信号。
[0058]相反地，在节点N4的电压比节点N3的电压高的情况下，晶体管43、44的电流驱动能力比晶体管42、45的电流驱动能力大，节点N4被置为电源电压VDD，并且节点N3被置为接地电压VSS。换言之，在节点N4的电压比节点N3的电压高的情况下，向节点N4、N3分别输出“H”电平以及“L”电平的信号。若信号SAE被置为“L”电平，则晶体管46成为非导通从而读出放大器17不被激活。
[0059]寄存器50包括N沟道MOS晶体管51、52、反相器53?55、以及NAND门56。晶体管51连接在读出放大器17的节点N3与寄存器50的节点N6之间，其栅极接收信号OS。晶体管52连接在读出放大器17的节点N4与寄存器50的节点N7之间，其栅极接收信号OS。在信号OS为“H”电平的情况下，晶体管51、52导通，节点N3、N4的电压被传递至节点N6、N7。在信号OS为“L”电平的情况下，晶体管51、52成为非导通，节点N3、N4与节点N6、N7电切断。
[0060]反相器55向节点N6输出在节点N7显现出的信号的反转信号。NAND门56的一个输入节点与节点N6连接，其另一个输入节点接收信号RSTN，其输出节点与节点N7连接。在信号RSTN为“H”电平的情况下，NAND门56作为反相器来动作，反相器55以及NAND门56构成闩锁电路。该闩锁电路保持晶体管51、52被置为非导通之前的节点N6、N7的信号。在信号RSTN为“L”电平的情况下，节点N6、N7分别固定于“L”电平以及“H”电平。反相器53将在节点N6显现出的信号的反转信号作为信号OCDl而输出。反相器54将在节点N7显现出的信号的反转信号作为信号0CD2而输出。
[0061]在此，说明读出放大器17的偏移电压和其补偿方法。在该闪存中，由于在从存储单元MC中读取数据信号之前，将位线BL预充电到电源电压VDD，因此，读出放大器17的N沟道MOS晶体管44、45的阈值电压的失配(mismatch)会大幅影响偏移电压。将晶体管44、45的阈值电压分别作为VT1、VT2，从它们的大小关系来考察两个案例。
[0062]第一案例是VTl > VT2的情况。该情况下，即使节点N3的电压V3与节点N4的电压V4相同，晶体管45也比晶体管44更容易导通。等效地，能够想到使晶体管44、45的阈值电压VT1、VT2相同，使节点N3的电压V3比节点N4的电压V4高(V3 — V4 = VTl — VT2)。因此，为了消除读出放大器17的偏移电压，只要提高节点N3侧的放电速度、即向节点N3侧施加偏移补偿电流IOC即可。
[0063]具体地，在节点N3侧的存储单元MCl被选择的情况下，使存储单元电流IC和偏移补偿电流IOC从节点N3流出，并且，使基准电流IR从节点N4流出。相反地，在节点N4侧的存储单元MC2被选择的情况下，使基准电流IR和偏移补偿电流IOC从节点N3流出，并且，使存储单元电流IC从节点N4流出。由此，能够补偿读出放大器17的偏移电压。
[0064]另外，第二案例是VTl < VT2的情况。该情况下，即使节点N3的电压V3与节点N4的电压V4相同，晶体管44也比晶体管45更容易导通。等效地，能够想到使晶体管44、45的阈值电压VT1、VT2相同，使节点N4的电压V4比节点N3的电压V3高(V4 — V3 = VT2 一VT1)0因此，为了消除读出放大器17的偏移电压，只要提高节点N4侧的放电速度、即向节点N4侧施加偏移补偿电流ICO即可。
[0065]具体地，在节点N3侧的存储单元MCl被选择的情况下，使存储单元电流IC从节点N3流出，并且，使基准电流IR和偏移补偿电流IOC从节点N4流出。相反地，在节点N4侧的存储单元MC2被选择的情况下，使基准电流IR从节点N3流出，并且，使存储单元电流IC和偏移补偿电流IOC从节点N4流出。由此，能够补偿读出放大器17的偏移电压。
[0066]在节点N3侧的存储单元MCl被选择的前提下，图4的(a)是表示VTl > VT2的情况下的节点N3、N4的电压V3、V4的时刻变化的时序图。图4的(b)是表示VTl < VT2的情况下的节点N3、N4的电压V3、V4的时刻变化的时序图。作为比较例，也表示了 VTl = VT2的情况下的节点N3、N4的电压V3、V4的时刻变化。图4的(a) (b)均表示节点N3侧的存储单元MCl和节点N4侧的恒流源35被选择的情况。
[0067]在此，将在存储了数据信号“O”的存储单元MCl中流动的电流作为IC0，将在存储了数据信号“I”的存储单元MCl中流动的电流作为IC1。V3 (ICO)表示使ICO从节点N3流出时的V3的变化。V3 (ICl)表示使ICl从节点N3流出时的V3的变化。V3 (ICO + IOC)表示使ICO + IOC从节点N3流出时的V3的变化。V3 (ICl + 10C)表示使ICl + IOC从节点N3流出时的V3的变化。V4 (IR)表示使IR从节点N4流出时的V4的变化。V4 (IR +10C)表示使IR + IOC从节点N4流出时的V4的变化。
[0068]在图4 Ca)中，在不使偏移补偿电流IOC从节点N3流出的情况下，V4 (IR)位于V3 (ICO)与V3 (ICl)的中间。当为了使VTl >VT2而使偏移补偿电流IOC从节点N3流出时，V3快速地降低了与IOC对应的量。由此，能够补偿读出放大器17的偏移电压。
[0069]在图4 (b)中，在不使偏移补偿电流IOC从节点N4流出的情况下，V4 (IR)位于V3 (ICO)与V3 (ICl)的中间。当为了使VTl <VT2而使偏移补偿电流IOC从节点N4流出时，V4快速地降低了与IOC对应的量。由此，能够补偿读出放大器17的偏移电压。
[0070]对于判断第一案例(VTl > VT2)和第二案例(VTl < VT2)，只要将节点N3、N4从节点N1、N2切断，并将节点N3、N4预充电为相同电压VDD，然后将读出放大器17激活即可。由此，能够得到表示VTl、VT2的大小关系的数字信号。将该数字信号存储在寄存器50中，在之后的读出动作中根据该数字信号向节点NI或者N2施加偏移补偿电流10C，由此，能够补偿读出放大器17的偏移。
[0071]此外，希望将偏移修正量设定为由晶体管44、45的尺寸和制造工艺决定的最大失配量的1/2左右。这是因为，在I VTl — VT2 I非常小的情况下，具有偏移感测结果不稳定的可能性，若施加较大的修正，则有可能反而使实际的偏移量比修正前增加。
[0072]基于以上的基本想法，说明图3的电路结构的具体的偏移修正动作。本申请的偏移感测动作在读出动作期间以外的期间中进行。其中一个优选的期间是电源投入后的芯片初始化期间。
[0073]图5的(a)?(e)是表示电源投入后的芯片初始化顺序的时序图。在初期状态(时亥Ij to)中，内部电源电压VDD为0V，VDD起动结束信号VDD0N、内部时钟信号CLK、外部复位信号RSTB、内部复位信号RSTN均被设定为“L”电平。
[0074]若在某时刻tl给与了外部电源电压VCC，则内部电源电压VDD开始上升。在时刻t2，当内部电源电压VDD达到规定电平时，VDD起动结束信号VDDON上升至激活电平的“H”电平。由此,芯片I内部的一部分电路模块开始初始化,并进行各电路内的动作电源的启动等。PLL电路13也开始动作，在时刻t3，PLL电路13的振荡动作稳定，且时钟信号CLK的波形稳定。
[0075]在到达比该时刻t3靠后的时刻t4之前，将外部复位信号RSTB维持在激活电平的“L”电平。在从外部复位信号RSTB被置为非激活电平的“H”电平开始几个时钟循环之后的时刻t5，内部复位信号RSTN上升为非激活电平的“H”电平。然后，进行系统的初始化(动作参数的设定等)，在时刻t6结束整体的初始化，于是能够进行通常的动作。以下，只要没有特别地说明，“初始化”就是指图5的时刻t5?t6。此外，偏移感测动作当然也能够在其他的期间实施，只要能够在读出动作之前进行即可，并不限定于电源投入后。
[0076]图6的(a)?(m)是表示图3所示的电路的偏移感测动作以及读出动作的时序图。在图6的(a)?(m)中，在偏移感测动作期间(时刻t5?t6)，信号YA、YB被固定于“H”电平。由此，晶体管21、24、31、34成为非导通，读出放大器17从位线BL1、BL2切断。
[0077]另外，字线WL1、WL2被固定于“L”电平，存储单元MC1、MC2为非激活状态。信号BW被固定于“H”电平，字线BL1、BL2被置为“L”电平。信号REF1、REF2均被固定于“H”电平从而晶体管22、32为非导通。信号PCN被固定于“H”电平从而晶体管27?29为非导通。
[0078]另外，在偏移感测动作期间的初期状态下，信号PCS被置为“L”电平而晶体管40、41导通，节点N3、N4被预充电至电源电压VDD。信号SAE被置为“L”电平而晶体管46为非导通，读出放大器17不被激活。信号OS被置为“L”电平而晶体管51、52为非导通。信号RSTN被置为“L”电平，NAND门56输出“H”电平的信号。
[0079]首先，信号RSTN上升至“H”电平。由此，NAND门56作为反相器而动作，信号(01、(02分别被初始化为“H”电平以及“L”电平。接着，信号PCS、SAE上升至“H”电平。由此，晶体管40、41成为非导通而使节点N3、N4的预充电停止，并且，晶体管46导通而将读出放大器17激活。
[0080]也就是说，在节点N3的电压V3和节点N4的电压V4相同的状态下读出放大器17被激活，依照晶体管44的阈值电压VTl和晶体管45的阈值电压VT2之间的偏移而确定感测结果。在图6的(j)中，表示了 V3被置为“L”电平，V4被置为“H”电平的状态。在经过了确定感测结果所需要的足够的时间之后，信号OS仅在规定时间上升至“H”电平。由此，晶体管51、52仅在规定时间导通，节点N3、N4的电压V3、V4被传递至节点N6、N7并被保持在寄存器50中。
[0081]在图6的(m)中，表示了信号O⑶1、O⑶2分别为“H”电平和“L”电平的状态。在该情况下，晶体管23成为非导通，并且，晶体管33导通，偏移补偿电流IOC从节点N2流出。接着，信号SAE、PCS依次上升为“L”电平，读出放大器17不被激活，并且，节点N3、N4被预充电为内部电源电压VDD，从而偏移感测动作结束。
[0082]在偏移感测动作结束之后，进行通常动作。在图6的(a)?(m)中，表示了作为通常动作而进行读出动作的情况。首先，信号BW下降为“L”电平从而晶体管20、30为非导通。接着，根据地址信号选择的字线WL被置为“H”电平，信号YA、YB被置为“L”电平，信号REF被置为“L”电平。在此，图3的字线WLl被置为“H”电平，信号YA、YB被置为“L”电平，信号REF2被置为“L”电平。另外，信号PCN被置为“L”电平从而晶体管27?29导通，位线BL1、BL2被预充电为“H”电平。
[0083]接着，信号PCN、PCS均上升为“H”电平，晶体管27?29、40、41为非导通，位线BLl、BL2以及节点N3、N4的预充电停止。存储单元电流IC从节点N3经由存储单元MCl而流出，并且，基准电流IR以及偏移补偿电流IOC从节点N4经由恒流源35、36而流出，在节点N3、N4之间产生电位差。在此，节点N3的电压V3比节点N4的电压V4高，位线BLl的电压比位线BL2的电压高。
[0084]从节点N3、N4的预充电停止开始经过规定时间Trd之后，信号SAE、YA、YB、REF2被依次置为“H”电平。由此，晶体管21、31、24、32、34为非导通，节点N3、N4从节点N1、N2切断，并且，晶体管46导通而将读出放大器17激活，节点N3、N4之间的电压被放大至电源电压VDD。在此，表示了节点N3为“H”电平(电源电压VDD)，节点N4为“L”电平(接地电压VSS)的状态。节点N3、N4之间的电压通过驱动器(未图示)而被传递至图2的主位线MBL。
[0085]接着，信号SAE被置为“L”电平从而读出放大器17不被激活，信号PCS被置为“L”电平，节点N3、N4被预充电为“H”电平，信号BW被置为“H”电平，位线BL1、BL2被置为“L”电平。由此，读出动作结束。
[0086]在该第一实施方式中，在偏移感测动作期间，读取读出放大器17的偏移电压(VTl - VT2)的极性，并将表示该极性的数据信号存储在寄存器50中。另外，在读出动作时，依照存储在寄存器50中的数据信号，向节点NI或者N2施加偏移补偿电流10C。由此，能够缩短因读出放大器17的偏移电压而导致的延迟时间Trd，从而能够实现高速的读出动作。
[0087]另外，由于在读出动作之前在初始化期间等中进行偏移感测动作，所以在读出动作期间不会产生用于偏移消除的额外时间。因此，偏移消除完全有助于延迟时间Trd的缩短。
[0088]另外，由于数字化地进行偏移消除，所以即使在偏移感测动作之后，也能够将感测结果存储在寄存器50中来继续使用感测结果。
[0089]再者，本发明所需的附加电路及其控制简单，对于以层次位线结构将多个层次读出放大器带配置在存储阵列MA内的情况也具有很高的适用性。
[0090]而且，因为不存在如以往那样地用于切换修正用电容器的开关，所以也没有因其开关动作而导致的动作电压的限制。
[0091]第二实施方式
[0092]图7是表示在本申请第二实施方式的微控制器芯片中所包含的闪存的主要部分的电路图，是与图3对比的图。参照图7，该闪存与第一实施方式的闪存的不同点在于:将恒流源26、36用电容器60、62以及N沟道MOS晶体管61、63替换，且将寄存器50用寄存器64替换。
[0093]电容器60连接在P沟道MOS晶体管23的漏极与接地电压VSS的线路之间。N沟道MOS晶体管61连接在P沟道MOS晶体管23的漏极与接地电压VSS的线路之间，其栅极接收信号OCDI。
[0094]同样地，电容器62连接在P沟道MOS晶体管33的漏极与接地电压VSS的线路之间。N沟道MOS晶体管63连接在P沟道MOS晶体管33的漏极与接地电压VSS的线路之间，其栅极接收信号0CD2。[0095]寄存器64与寄存器50的不同点在于:将反相器53、54用NAND门65、66替换。NAND门65的一个输入节点与节点N6连接，其另一个输入节点接收信号CS，并输出信号O⑶I。NAND门66的一个输入节点与节点N7连接，其另一个输入节点接收信号CS，并输出信号0CD2。
[0096]在读出动作时，在位线BL1、BL2被预充电为电源电压VDD之后，信号CS在晶体管21、24导通的状态下仅在规定时间被置为“H”电平。当信号CS被置为“H”电平时，NAND门65相对于在节点N6显现出的信号作为反相器来动作，NAND门66相对于在节点N7显现出的信号作为反相器来动作，寄存器64为与寄存器50相同的结构。当信号CS被置为“H”电平时，信号O⑶1、0⑶2中的任一方的信号为“H”电平，另一方的信号为“L”电平。在信号CS被置为“L”电平的情况下，信号O⑶1、O⑶2均为“H”电平。
[0097]在信号O⑶I为“H”电平的情况下，晶体管23为非导通，并且，晶体管61导通，电容器60的端子间电压复位为0V。在位线BLl被预充电为电源电压VDD之后，当在晶体管21,24导通的状态下信号O⑶I被置为“L”电平时，晶体管23导通，并且晶体管61为非导通。由此，位线BLl的电荷被分配至电容器60而使节点N3的电压V3降低。该情况等效于在VTl > VT2的情况下将恒流源26与节点NI连接而使偏移补偿电流IOC从节点NI流出的情况。
[0098]在信号O⑶2为“H”电平的情况下，晶体管33为非导通，并且，晶体管63导通，电容器62的端子间电压复位为0V。在位线BL2被预充电为电源电压VDD之后，当在晶体管31,34导通的状态下信号O⑶2被置为“L”电平时，晶体管33导通，并且晶体管63变为非导通。由此，位线BL2的电荷被分配至电容器62而使节点N4的电压V4降低。该情况等效于在VTl < VT2的情况下将恒流源33与节点N2连接而使偏移补偿电流IOC从节点N2流出的情况。
[0099]此外，若将电容器60的容量值设为Coc，将位线BLl的容量值设为Cbl，则当信号OCDl从“H”电平下降至“L”电平时，位线BLl的电压降低CocXVDD/ (Cbl + Coc)。同样地，若将电容器62的容量值设为Coc，将位线BL2的容量值设为Cbl，则当信号O⑶2从“H”电平下降至“L”电平时，位线BL2的电压降低CocXVDD/ (Cbl + Coc)。容量值Coc根据应该补偿的偏移电压而设定。
[0100]另外，对于电荷再分配所需要的时间相对于Trd来说通常十分短，不会使Trd增加而大幅削减偏移消除效果。另外，因附加了电容器60、62而导致的临时的寄生电容的增加的影响也较小。
[0101]图8的(a)?(η)是表示图7所示的闪存的偏移感测动作以及读出动作的时序图，是与图6的(a)?(m)对比的图。在该闪存中，在时刻t5?t6进行偏移感测动作，如图8的(m)所示，感测结果被保持在寄存器64的节点N6、N7。图8的(η)所示的信号CS被置为“L”电平的期间，信号O⑶1、O⑶2均为“H”电平。
[0102]在读出动作时，在信号PCN、PCS上升至“H”电平而位线预充电动作结束之后，如图8的(η)所示，信号CS仅在规定时间被置为“H”电平。当信号CS被置为“H”电平时，信号O⑶1、O⑶2中的任一方的信号被置为“L”电平。在图8的(a)?(η)中，表示了信号O⑶2被置为“L”电平的状态。当信号O⑶2被置为“L”电平时，晶体管63为非导通，并且，晶体管33导通，位线BL2的电荷被分配至电容器62，从而位线BL2的电压降低。由此，读出放大器17的偏移电压得到补偿。其他的结构以及动作与第一实施方式相同，因此不再重复说明。
[0103]在该第二实施方式中，也能够得到与第一实施方式相同的效果。此外，因为设置电容器60、52来代替恒流源26、36，所以具有布局上的自由度提高的情况。具体地，对于恒流源26、36，从抑制特性偏差的观点不得不使用特定尺寸的晶体管。而对于电容器60、62，即使在它们由晶体管构成的情况下，只要不附加寄生电阻，就没有尺寸的限制，另外，若使用金属布线间电容，则能够抑制基底占有面积的增加。
[0104]第三实施方式
[0105]图9是表示在本申请第三实施方式的微控制器芯片中所包含的闪存的主要部分的电路图，是与图3对比的图。参照图9，该闪存与第一实施方式的闪存的不同点在于，将寄存器50用AND门70以及NAND门71、72替换。
[0106]AND门70输出信号SAE和信号DOCN的逻辑乘信号。NAND门71接收AND门70的输出信号和在节点N3显现出的信号，并输出信号OCDl。NAND门72接收AND门70的输出信号和在节点N4显现出的信号，并输出信号0CD2。
[0107]在信号SAE、DOCN均为“H”电平的情况下，NAND门71相对于在节点N3显现出的信号作为反相器来动作，并且，NAND门72相对于在节点N4显现出的信号作为反相器来动作。在该情况下，在节点N3显现出的信号的反转信号作为信号OCDl而被供给至晶体管23的栅极，并且，在节点N4显现出的信号的反转信号作为信号0CD2而被供给至晶体管33的栅极。
[0108]也就是说，在该闪存中，代替事先实施偏移感测动作并将偏移信息存储在寄存器50中的情况，而是在即将进行各读出动作时实施偏移感测动作，并将偏移信息保持在读出放大器17中。换言之，在各读出动作刚进行后就实施偏移感测动作，并将偏移信息保持在读出放大器17中一直到下一读出动作。
[0109]图10的(a)?(k)是表示图9所示的闪存的偏移感测动作以及读出动作的时序图。在图10的(a)?(k)中，在空闲期间(时刻to?tl)中，信号YA、YB被固定于“H”电平。由此，晶体管21、24、31、34成为非导通，读出放大器17从位线BL1、BL2切断。
[0110]另外，位线WL1、WL2被固定于“L”电平，存储单元MC1、MC2为非激活状态。信号BW被固定于“H”电平，位线BL1、BL2被置为“L”电平。信号REF1、REF2均被固定于“H”电平，从而晶体管22、32为非导通。信号PCN被固定于“H”电平，从而晶体管27?29为非导通。
[0111]另外，在空闲期间的初期状态下，信号PCS被置为“L”电平从而晶体管40、41导通，节点N3、N4被预充电到电源电压VDD。信号SAE被置为“L”电平从而晶体管46为非导通，读出放大器17不被激活。信号DOCN被维持在“L”电平。信号O⑶1、0⑶2均被置为“H”电平，晶体管23、33为非导通。
[0112]接着，信号PCS、SAE上升至“H”电平。由此，晶体管40、41变为非导通，节点N3、N4的预充电停止，并且，晶体管46导通而将读出放大器17激活。也就是说，在节点N3的电压V3与节点N4的电压V4为相同的状态下，读出放大器17被激活，依照晶体管44的阈值电压VTl和晶体管45的阈值电压VT2的偏移来确定感测结果。在图10的(k)中，表示了节点N3被置为“L”电平，节点N4被置为“H”电平的状态。在节点N3、N4显现出的信号由NAND门71、72反转而成为信号0CD1、0CD2。
[0113]在此，信号O⑶1、O⑶2分别被置为“H”电平和“L”电平。在该情况下，晶体管23成为非导通，并且，晶体管33导通，偏移补偿电流IOC从节点N2流出。信号SAE、PCS在空闲期间的结束后也维持在“H”电平。
[0114]在空闲期间结束后，开始读出动作(时刻tl)。首先，信号BW下降至“L”电平而使晶体管20、30为非导通。接着，根据地址信号选择的字线WL被置为“H”电平，信号YA、YB被置为“L”电平，信号REF被置为“L”电平。在此，图3的控制器字线WLl被置为“H”电平，信号YA、YB被置为“L”电平，信号REF2被置为“L”电平。另外，信号PCN被置为“L”电平而晶体管27?29导通，位线BL1、BL2被预充电到“H”电平。
[0115]接着，信号PCN上升为“H”电平，晶体管27?29为非导通，位线BLl、BL2的预充电停止。存储单元电流IC从位线BLl经由存储单元MCl而流出，并且，基准电流IR以及偏移补偿电流IOC从位线BL2经由恒流源35、36而流出，在位线BLl、BL2之间产生电位差。在此,位线BLl的电压比位线BL2的电压高。
[0116]接着，信号SAE被置为“L”电平，读出放大器17不被激活，并且，信号O⑶1、O⑶2均被置为“H”电平，晶体管23、33为非导通。另外，信号PCS被置为“L”电平，从而节点N3、N4被预充电为“H”电平。接着，信号PCS上升为“H”电平从而节点N3、N4的预充电停止。另外，信号DOCN被置为“L”电平而使晶体管23、33为非导通。接着，信号YB被置为“L”电平。由此，晶体管24、34导通，反映位线BL1、BL2上的偏移补偿的读出电压分别传递至节点N3、N4。
[0117]从位线BL1、BL2的预充电停止开始经过规定时间Trd之后，信号SAE被置为“H”电平。由此，晶体管46导通而将读出放大器17激活，节点N3、N4之间的电压被放大至电源电压VDD。在此，表示了节点N3被置为“H”电平(电源电压VDD)，节点N4被置为“L”电平(接地电压VSS)的状态。节点N3、N4之间的电压通过驱动器(未图示)传递至图2的主位线MBL。
[0118]接着，信号YA、YB、REFl、REF2被置为“H”电平，晶体管21?24,31?34为非导通，读出放大器17与节点N1、N2切断。接着，信号SAE被置为“L”电平而使读出放大器17不被激活，信号PCS被置为“L”电平从而节点N3、N4被预充电为“H”电平，信号BW被置为“H”电平，位线BL1、BL2被置为“L”电平。由此，读出动作结束。
[0119]在该第三实施方式中，由于与第一实施方式相比，在读出期间增加了偏移消除时间Tad，所以通过偏移消除而实现的Trd缩短效果被相应地抵消。由此，在Trd/Tad之比大的情况下，即Cbl/Ic之比大的情况下(位线BL的容量值比较大，单元电流难以充分取得)发挥效果。相反地，在考虑面积的观点中，因为不需要针对每个读出放大器17设置寄存器50，所以能够使电路面积缩小。
[0120]第四实施方式
[0121]图11是表示本申请第四实施方式的微控制器芯片中所包含的闪存的主要部分的电路图，是与图3对比的图。参照图11，该闪存与第一实施方式的闪存的不同点在于:采取由两个存储单元MCUMC1A或者MC2、MC2A存储I比特的数据信号的互补单元结构。基准电流IR所流过的晶体管22、32以及恒流源25、35被除去。
[0122]也就是说，在图11中，两个子阵列SA和一个读出放大器带16被分割为四个区块BKO，对应于四个区块BKO的每个设置一个读出放大器17和寄存器50。各区块BKO包括属于一个子阵列SA的四个区块BK1、属于另一个子阵列SA的四个区块BK2、P沟道MOS晶体管 23、24、27 ?29、30、31、33、34 以及恒流源 25、35。
[0123]各区块BKl包括数量与一列对应的多个存储单元MC1、与该列对应的位线BLl、另外的数量与一列对应的多个存储单元MC1A、与该列对应的位线BL1A。相同行的两个存储单元MCUMC1A成对。在存储单元MC1、MClA中存储有I比特的数据信号。也就是说，成为存储单元MC1、MC1A中的任一方的存储单元被编程而另一方的存储单元被擦除的状态。由此，能够正确地存储数据信号。
[0124]另外，各区块BKl包括与各存储单元行对应的字线WL1、存储栅极线MG1、以及源极线SL1。在图11中，仅代表性地表示了一对存储单元MC1、MC1A。另外，区块BKl包括N沟道MOS晶体管20、20A以及P沟道MOS晶体管21、21A。
[0125]晶体管20连接在位线BLl与接地电压VSS的线路之间，其栅极接收信号BW1。晶体管20A连接在位线BLlA与接地电压VSS的线路之间，其栅极接收信号BW1。在信号BWl为“H”电平的情况下，晶体管20、20A导通，位线BLUBL1A被固定于接地电压VSS。在信号Bffl为“L”电平的情况下，晶体管20、20A变为非导通。
[0126]晶体管21连接在位线BLl与节点NI之间，其栅极接收信号YAl。晶体管21A连接在位线BLlA与节点N2之间，其栅极接收信号YAl。信号YAl是选择属于区块BKl的四对位线BLl、BLlA中的一对位线BLl、BLlA的信号。若四个信号YAl中的一个信号YAl被置为“L”电平，则与该信号YAl对应的晶体管21、21A导通，位线BL1、BL1A分别与节点N1、N2电连接。若信号YAl被置为“H”电平，则与该信号YAl对应的晶体管21、21A变为非导通。
[0127]同样地，各区块BK2包括数量与一列对应的多个存储单元MC2、与该列对应的位线BL2、另外的数量与一列对应的多个存储单元MC2A、与该列对应的位线BL2A。相同行的两个存储单元MC2、MC2A成对。在存储单元MC2、MC2A中存储有I比特的数据信号。也就是说，成为存储单元MC2、MC2A中的任一方的存储单元被编程而另一方的存储单元被擦除的状态。由此，能够正确地存储数据信号。
[0128]另外，各区块BK2包括与各存储单元行对应的字线WL2、存储栅极线MG2、以及源极线SL2。在图11中，仅代表性地表示了一对存储单元MC2、MC2A。另外，区块BK2包括N沟道MOS晶体管30、30A以及P沟道MOS晶体管31、31A。
[0129]晶体管30连接在位线BL2与接地电压VSS的线路之间，其栅极接收信号BW2。晶体管30A连接在位线BL2A与接地电压VSS的线路之间，其栅极接收信号BW2。在信号BW2为“H”电平的情况下，晶体管30、30A导通，位线BL2、BL2A被固定于接地电压VSS。在信号BW2为“L”电平的情况下，晶体管30、30A变为非导通。
[0130]晶体管31连接在位线BL2与节点N2之间，其栅极接收信号YA2。晶体管31A连接在位线BL2A与节点NI之间，其栅极接收信号YA2。信号YA2是选择属于区块BK2的四对位线BL2、BL2A中的一对位线BL2、BL2A的信号。若四个信号YA2中的一个信号YA2被置为“L”电平，则与该信号YA2对应的晶体管31、31A导通，位线BL2、BL2A分别与节点N2、N1电连接。若信号YA2被置为“H”电平，则与该信号YA2对应的晶体管31、31A变为非导通。属于区块BK1、BK2中任一个区块BK的一对存储单元MC被选择。
[0131]图12的(a)?(I)是表示图11所示的闪存的偏移感测动作以及读出动作的时序图，是与图6的(a)?(m)对比的图。在图12的(a)?(I)中，表示了一对存储单元MC1、MClA被选择的情况。在该情况下，在存储单元MCl中流动的电流与在存储单元MClA中流动的电流之间的大小通过读出放大器17而比较，基于比较结果读取存储在存储单元MC1、MClA中的数据信号。不需要基准电流IR。其他结构以及动作与第一实施方式相同，因此不再重复说明。
[0132]在该第四实施方式中，也能够得到与第一实施方式相同的效果。另外，由于在互补单元结构中，将信息作为存储单元彼此的电流差来存储，所以能够相对于温度和电压的波动稳定地确保读出电位差。由此，能够用于需要非常高的可靠性的情况下。因此，能够同时实现高可靠性和高速的读出动作。
[0133]第五实施方式
[0134]图13是表示本申请第五实施方式的微控制器芯片中所包含的闪存的主要部分的电路图，是与图3对比的图。参照图13，该闪存与第一实施方式的闪存的不同点在于，用寄存器80替换寄存器50。
[0135]寄存器80与寄存器50的不同点在于，反相器53、54被除去，追加了 N沟道MOS晶体管 81、82、反相器 83、NAND 门 84、87、88、以及 EX-NOR 门 85、86。
[0136]晶体管81连接在节点N3与节点N8之间，其栅极接收信号0SA。晶体管82连接在节点N4与节点N9之间，其栅极接收信号0SA。在信号OSA为“H”电平的情况下，晶体管81、82导通，节点N3、N4的电压传递至节点N8、N9。在信号OSA为“L”电平的情况下，晶体管81、82成为非导通，节点N3、N4与节点N8、N9电切断。
[0137]反相器83向节点N8输出在节点N9显现出的信号的反转信号。NAND门84的一方输入节点与节点N8连接，其另一方输入节点接收信号RSTN，其输出节点与节点N9连接。在信号RSTN为“H”电平的情况下，NAND门84作为反相器来动作，反相器83以及NAND门84构成闩锁电路。该闩锁电路保持晶体管81、82被置为非导通之前的节点N8、N9的信号。在信号RSTN为“L”电平的情况下，节点N8、N9分别被固定于“L”电平以及“H”电平。
[0138]EX-NOR门85在节点N6显现出的信号的逻辑电平与在节点N8显现出的信号的逻辑电平一致的情况下，输出“H”电平的信号，在两者不一致的情况下，输出“L”电平信号。NAND门87接收EX-NOR门85的输出信号和在节点N8显现出的信号，并输出信号O⑶I。
[0139]在EX-NOR门85的输出信号为“H”电平的情况下，NAND门87作为反相器动作，在节点N8显现出的信号的反转信号成为信号OCDl。在EX-NOR门85的输出信号为“L”电平的情况下，NAND门87的输出信号即信号O⑶I被固定于“H”电平。
[0140]同样地，EX-NOR门86在节点N7显现出的信号的逻辑电平与在节点N9显现出的信号的逻辑电平一致的情况下，输出“H”电平的信号，在两者不一致的情况下，输出“L”电平信号。NAND门88接收EX-NOR门86的输出信号和在节点N9显现出的信号，并输出信号0CD2。
[0141]在EX-NOR门86的输出信号为“H”电平的情况下，NAND门88作为反相器动作，在节点N9显现出的信号的反转信号成为信号0CD2。在EX-NOR门86的输出信号为“L”电平的情况下，NAND门88的输出信号即信号O⑶2被固定于“H”电平。
[0142]信号OS与OSA以不同的定时各在规定时间被置为“H”电平，节点N3、N4的电压以不同的定时被锁定为节点N6、N7和节点N8、N9。在锁定为节点N6、N7的信号与锁定为节点N8、N9的信号一致的情况下，锁定为节点N8、N9的信号的反转信号成为O⑶1、O⑶2。在锁定为节点N6、N7的信号与锁定为节点N8、N9的信号不一致的情况下，信号0CD1、0CD2均被固定于“H”电平。
[0143]设置多个闩锁电路的理由在于，在晶体管44、45的阈值电压VT1、VT2之差IVTl - VT2 I较小的情况下，不进行偏移修正，由此提高修正效果。也就是说，在I VTl —VT2 I较小的情况下，具有偏移感测动作的结果不稳定的情况，若施加大的修正则存在反倒使偏移量比修正前向反方向大幅恶化的危险性。因此，准备长短两种偏移消除时的感测时间，第一次以较短的感测时间、第二次以较长的感测时间来动作，在两者的结果不同的情况下，判断为I VTl — VT2 I较小而不进行修正。通过这样做，能够将偏移补偿电流IOC设定得比第一实施方式大，从而能够提高Trd的缩短效果。
[0144]图14的(a)?(η)是表示图13所示的闪存的偏移感测动作以及读出动作的时序图，是与图6的(a)?(m)对比的图。在图14的(a)?(η)中，表示了两次的感测结果一致的情况。
[0145]在第一次的感测期间Tl中，在使读出放大器17从节点Ν1、Ν2切断的状态下，将信号PCS、SAE提升至“H”电平而将读出放大器17激活。在图14的(j)中，表示了节点N3、N4分别为“L”电平以及“H”电平的状态。在从将读出放大器17激活开始经过了比较短的时间Tsl之后，将信号OS仅在规定时间提升至“H”电平。由此，使晶体管51、52仅在规定时间导通，节点N3、N4的信号被锁定为节点N6、N7。将信号PCS、SAE下降至“L”电平而结束第一次的感测期间Tl。
[0146]接着，在第二次的感测期间T2中，也在使读出放大器17从节点N1、N2切断的状态下，将信号PCS、SAE提升至“H”电平而将读出放大器17激活。在图14的(j)中，表示了节点N3、N4分别为“L”电平以及“H”电平的状态。在从将读出放大器17激活开始经过了比较长的时间Ts2之后，将信号OSA仅在规定时间提升至“H”电平。由此，使晶体管81、82仅在规定时间导通，节点N3、N4的信号被锁定为节点N8、N9。
[0147]在图14的(a)?(η)的例子中，因为两次感测结果一致，所以EX-NOR门85、86的输出信号均成为“H”电平，在节点Ν8、Ν9显现出的信号的反转信号成为信号0CD1、0CD2。在图14的(a)?(η)中，表示了信号O⑶1、0⑶2分别被置为“H”电平和“L”电平的状态。在该情况下，图3的晶体管23成为非导通，并且，晶体管33导通，偏移补偿电流IOC从节点Ν2流出。
[0148]图15的(a)?(η)是表示图13所示的电路的偏移感测动作以及读出动作的时序图，是与图14的(a)?(η)对比的图。在图15的(a)?(η)中，表示了两次的检测结果不一致的情况。在第一次的感测期间Tl中，节点Ν3、Ν4分别成为“L”电平以及“H”电平，在第二次的感测期间Τ2中，节点Ν3、Ν4分别成为“H”电平以及“L”电平。
[0149]在图15的(a)?(η)的例子中。因为两次检测结果不一致，所以EX-N0R门85、86的输出信号均成为“L”电平，信号0CD1、0CD2均被固定于“H”电平。在该情况下，图3的晶体管23均成为非导通，并且，从节点N1、Ν2没有偏移补偿电流IOC流出。
[0150]在该第五实施方式中，在得到与第一实施方式相同的效果的基础上，还能够通过在I VTl - VT2 I较小的情况下不进行偏移修正的来提高偏移修正效果。
[0151]以上说明了本发明的实施方式，但本次公开的实施方式应当被认为是关于所有的点的举例而非限制。本发明的范围由权利要求书表示，且被认为包括了与权利要求书等同的意思以及在范围内的所有变更。
【权利要求】
1.一种半导体装置，具有: 预充电电路，将第一节点以及第二节点预充电到预定的电压； 读出放大器，将所述第一节点以及所述第二节点之间的电压放大，且输出第一信号或者第二信号； 偏移感测电路，在偏移感测动作时，通过所述预充电电路使所述第一节点以及所述第二节点预充电到所述预定的电压后，使所述读出放大器激活，并基于所述读出放大器的输出信号来检测所述读出放大器的偏移电压；和 偏移补偿电路，基于所述偏移感测电路的检测结果，使通过所述预充电电路而被预充电了的所述第一节点或者所述第二节点的电压变化，补偿所述读出放大器的偏移电压。
2.根据权利要求1所述的半导体装置，其特征在于， 所述偏移感测电路包括寄存器，所述寄存器保持所述偏移感测动作时的所述读出放大器的输出信号， 所述偏移补偿电路基于所述寄存器中所保持的信号使所述第一节点或者所述第二节点的电压变化。
3.根据权利要求2所述的半导体装置，其特征在于， 所述寄存器包括: 第一开关元件以及第二开关元件，所述第一开关元件以及所述第二开关元件的一方的电极分别与所述第一`节点以及所述第二节点连接，且在所述偏移感测动作时导通；和 闩锁电路，与所述第一开关元件以及所述第二开关元件的另一方的电极连接，且保持经由所述第一开关元件以及所述第二开关元件而供给的所述读出放大器的输出信号。
4.根据权利要求2所述的半导体装置，其特征在于， 所述偏移感测动作进行多次， 所述寄存器保持多次的所述读出放大器的输出信号， 所述偏移补偿电路在所述寄存器中所保持的所述多次的所述读出放大器的输出信号的逻辑一致的情况下，基于这些信号使所述第一节点或者所述第二节点的电压变化，在这些信号的逻辑不一致的情况下，不使所述第一节点和所述第二节点的电压变化。
5.根据权利要求2所述的半导体装置，其特征在于， 所述偏移补偿电路包括: 在所述第一节点与基准电压的线路之间串联连接的第一开关元件以及第一电流源；和 在所述第二节点与所述基准电压的线路之间串联连接的第二开关元件以及第二电流源， 基于所述寄存器中所保持的信号的逻辑，所述第一开关元件或者所述第二开关元件导通。
6.根据权利要求2所述的半导体装置，其特征在于， 所述偏移补偿电路包括: 在所述第一节点与基准电压的线路之间串联连接的第一开关元件以及第一电容器；和 在所述第二节点与所述基准电压的线路之间串联连接的第二开关元件以及第二电容器， 基于所述寄存器中所保持的信号的逻辑，所述第一开关元件或者所述第二开关元件导通。
7.根据权利要求6所述的半导体装置，其特征在于， 所述偏移补偿电路还包括: 与所述第一电容器并联连接，且在所述第一开关元件处于非导通的情况下导通的第三开关元件；和 与所述第二电容器并联连接，且在所述第一开关元件处于非导通的情况下导通的第四开关元件。
8.根据权利要求1所述的半导体装置，其特征在于， 所述偏移感测动作在所述半导体装置被投入了电源电压时进行。
9.根据权利要求1所述的半导体装置，其特征在于， 所述偏移感测动作在所述读出放大器被激活的通常动作之前进行。
10.根据权利要求 1所述的半导体装置，其特征在于，还具有: 存储单元，将与所存储的数据信号的逻辑相对应的第一值或者第二值的电流施加给所述第一节点； 电流源，将所述第一值以及第二值之间的第三值的基准电流施加给所述第二节点；和 读出控制电路，在读出动作时，在一边使所述存储单元以及所述电流源激活、一边通过所述预充电电路使所述第一节点以及所述第二节点预充电到所述预定的电压后，使所述读出放大器激活。
11.根据权利要求1所述的半导体装置，其特征在于，还具有: 第一存储单元，将与所存储的第一数据信号的逻辑相对应的第一值或者第二值的电流施加给所述第一节点； 第二存储单元，存储逻辑与所述第一数据信号不同的第二数据信号，并将与所述第二数据信号的逻辑相对应的所述第一值或者所述第二值的电流施加给所述第二节点；和 读出控制电路，在读出动作时，在一边使所述第一存储单元以及所述第二存储单元激活、一边通过所述预充电电路使所述第一节点以及所述第二节点预充电到所述预定的电压后，使所述读出放大器激活。
【文档编号】G11C7/06GK103778944SQ201310504530
【公开日】2014年5月7日 申请日期:2013年10月23日 优先权日:2012年10月24日
【发明者】河野隆司 申请人:瑞萨电子株式会社