使用可控栅极感应漏极泄漏电流对三维非易失性存储器的擦除操作的制作方法

使用可控栅极感应漏极泄漏电流对三维非易失性存储器的擦除操作的制作方法
【专利摘要】一种用于3D堆叠式存储设备的擦除操作，向存储单元的集合施加包括中间电平(Vgidl)和峰值电平(Verase)的擦除脉冲，并且在擦除操作的擦除迭代期间增加Vgidl。可以在单元的指定部分达到擦除验证电平时增加Vgidl。在这种情况下，大多数单元可以达到擦除验证电平，使得剩余的单元可以受益于较高的栅极感应漏极泄漏(GIDL)电流以达到擦除验证电平。可以在增加Vgidl之前以及可选地在增加Vgidl之后增加Verase，但是在增加Vgidl时保持Verase固定。可以增加Vgidl直至达到最大容许电平Vgidl_max。可以分别经由位线或源极线向NAND串的漏极侧和/或源极侧施加Vgidl。
【专利说明】使用可控栅极感应漏极泄漏电流对三维非易失性存储器的 擦除操作

【技术领域】
[0001] 本发明涉及用于擦除3D非易失性存储设备中的存储单元的技术。

【背景技术】
[0002] 近来，已经提出了使用有时被称为位成本可扩展（BiCS)架构的3D堆叠式存储结 构的超高密度存储设备。例如，3D NAND堆叠式存储设备可以由交替的导电层和介电层的 阵列形成。所述层中钻有存储空穴以同时限定很多存储层。然后通过使用适当的材料填 充存储空穴来形成NAND串。直的NAND串在一个存储空穴中延伸，而管状或U形NAND串 (P-BiCS)包括一对存储单元的坚直列，所述坚直列在两个存储空穴中延伸并且通过底部背 栅而被接合。存储单元的控制栅极由导电层提供。

【专利附图】

【附图说明】
[0003] 在不同的附图中，具有相似附图标记的元件指代公共部件。
[0004] 图IA是3D堆叠式非易失性存储设备的立体图。
[0005] 图IB是图IA的3D堆叠式非易失性存储设备100的功能框图。
[0006] 图2A描绘块200的U形NAND实施方式的顶视图，作为图IA中的BLKO的示例实 现，其示出了示例S⑶线子集S⑶L-SBO和S⑶L-SBl。
[0007] 图2B描绘图2A的块200,其示出了示例字线子集WL3D-SB和WL3S-SB以及示例位 线子集 BL-SBO 和 BL-SBl。
[0008] 图2C描绘图2A的块200的部分210沿线220的横截面图。
[0009] 图2D描绘图2C的列CO的区域236的特写图，其示出了漏极侧选择栅极S⑶0和 存储单元MC303。
[0010] 图2E描绘图2D的列CO的横截面图。
[0011] 图3A描绘与图2A的块的部分210 -致的、电路300的一种实施方式，其示出了 U 形NAND串的漏极侧之间的电气连接。
[0012] 图3B描绘与图3A中的电路一致的、U形NAND串的源极侧之间的连接的一种实施 方式。
[0013] 图3C描绘与图3A和图3B -致的、图2A的S⑶线子集S⑶L-SBO的示例。
[0014] 图3D描绘与图3A和图3B -致的、图2B的位线子集BL-SBO的示例。
[0015] 图3E描绘与图3A和图3B -致的、图2B的用于U形NAND串的漏极侧的字线子集 WL3D-SB的示例。
[0016] 图3F描绘与图3A和图3B-致的、图2B的用于U形NAND串的源极侧的字线子集 WL3S-SB的示例。
[0017] 图3G描绘与图3A和图3B的U形NAND串的电路一致的、存储单元的示例布置。
[0018] 图4A描绘图IA的块BLKO的直的NAND串实施方式480的顶视图，其示出了示例 S⑶线子集S⑶L-SBOA和S⑶L-SBlA以及示例位线子集。
[0019] 图4B描绘图4A的块BLK0,其示出了示例WL线子集WL3-SB以及示例位线子集 BL-SBOA 和 BL-SBIA。
[0020] 图4C描绘图4A的块480的部分488沿线486的横截面图。
[0021] 图4D描绘与图4A的直的NAND串的电路一致的、存储单元的示例布置。
[0022] 图5描绘在存在一种类型的单元的子集时使用单元的选择性抑制的示例擦除过 程的流程图。
[0023] 图6描绘在存在两种类型的单元的子集时使用单元的选择性抑制的示例擦除过 程的流程图。
[0024] 图7描绘在存在三种类型的单元的子集时使用单元的选择性抑制的示例擦除过 程的流程图。
[0025] 图8描绘擦除操作，其中在擦除操作的不同擦除迭代期间调节大量不同类型的存 储单元的子集。
[0026] 图9A描绘示例擦除过程的流程图，其中在一个或更多个连续的擦除验证迭代的 擦除部分期间增加 Vgidl。
[0027] 图9B描绘一个示例擦除操作的深度擦除状态、最终擦除状态和较高数据状态的 阈值电压分布。
[0028] 图9C描绘另一示例擦除操作的软件擦除状态和较高数据状态的阈值电压分布。
[0029] 图IOA至图101描绘擦除操作的擦除验证迭代的擦除部分期间的示例电压。
[0030] 图IOA描绘对于单侧擦除或双侧擦除的位线的示例电压。
[0031] 图IOB描绘对于单侧擦除或双侧擦除的SGD晶体管的示例电压。
[0032] 图IOC描绘对于单侧擦除的SGS晶体管的示例电压。
[0033] 图IOD描绘对于单侧擦除的SL的示例电压。
[0034] 图IOE描绘对于单侧擦除或双侧擦除的WL的示例电压。
[0035] 图IOF描绘对于单侧擦除或双侧擦除的柱状电压，其示出了在增加 Vgidl时的选 项（虚线）。
[0036] 图IOG描绘对于单侧擦除或双侧擦除的、被擦除的存储单元的阈值电压（Vth)。
[0037] 图IOH描绘对于双侧擦除的SL的示例电压。
[0038] 图101描绘对于双侧擦除的SGS晶体管的示例电压。
[0039] 图IlA至图IlC描绘擦除操作的擦除验证迭代的验证部分期间的电压。
[0040] 图IlA描绘位线电压1100。
[0041] 图IlB描绘SGS晶体管和S⑶晶体管电压1102。
[0042] 图IlC描绘未选中的字线电压1104和选中的字线电压1106。
[0043] 图12描绘擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase增加直至达到 擦除操作在此结束的点Verase_max。
[0044] 图13描绘擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase增加直至满足 验证条件，然后Vgidl增加直至达到Vgidl_max，然后Verase再次增加直至达到擦除操作在 此结束的点Verase_max。
[0045] 图14描绘擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase增加直至达到 Verase_max，然后 Vgidl 增加直至达到 Vgidl_max。

【具体实施方式】
[0046] 可以将3D堆叠式非易失性存储设备布置成多个块，其中通常一次对一个块执行 擦除操作。擦除操作可以包括多个擦除验证迭代，多个擦除验证迭代被执行直至对于所述 块而言验证条件满足，在该点处擦除操作结束。在一种方法中，存储设备包括NAND串，该 NAND串在一端具有漏极侧选择栅极（SGD)晶体管以及在另一端具有源极侧选择栅极（SGS) 晶体管。选择栅极晶体管在擦除操作中起重要作用，这是因为它们用于生成用以在合理的 时间帧内对NAND串的浮体进行充电的足够量的栅极感应漏极泄漏（GIDL)电流。GIDL与选 择栅极晶体管的漏极栅极电压（Vdg)成比例地增加。在擦除期间遇到各种挑战。例如，应 当使在被擦除的单元下的过量的空穴最少化，以避免由程序擦除（P/E)循环应力引起的俘 获状态。这一应力是由横向电场引起的。为了使由P/E循环应力引起的劣化最小化，可以 通过使用擦除验证电平（Vv-erase)对存储单元进行擦除（降低它们的Vth)并且然后使用 软件程序验证电平（Vv-sgpm)对存储单元进行软件编程（增加它们的Vth)来降低在被擦 除的单元下存在的过量的空穴。还可以参见图9B和图9C。期望在软件编程期间用电子代 替过量的空穴。
[0047] 然而，通常使用相对较强的擦除电压（例如在幅度和持续时间方面）来完成对被 编程为最高数据状态的单元和/或慢速擦除单元的擦除。通常，可以使用四种、八种或十六 种数据状态。擦除处于最高数据状态的单元需要的相对较强的擦除电压会导致由于处于较 低数据状态的单元的过擦除产生的深度擦除现象，并且这一过擦除未必能通过随后的软件 编程完全被修复。此外，可能需要升高Vv-spgm以使得软件编程能够补偿深度擦除状态下 的过量空穴。然而，增加 Vv-spgm会将Vth预算降低至低于在BiCS技术中实现多电平单元 (MLC)所需要的可接收电平。
[0048] 本文中所提供的各种擦除技术抑制单元的集合中的正在被擦除的单元的一个或 更多个子集。例如，所述子集可以为与公共位线、公共SGD线或公共字线关联的单元的组。 可以在每个子集满足验证条件诸如具有至多最大容许数目个失败位时抑制该子集。失败位 可以为在给定擦除验证迭代中未通过验证测试的存储单元，例如其Vth不低于Vn-erase的 存储单元。
[0049] 另一方面，解决了擦除速度可能受限于GIDL电流的情形。为了解决这一问题， 一种用于执行3D堆叠式非易失性存储设备中的擦除操作的方法可以施加包括中间电平 (Vgidl)和峰值电平（Verase)的擦除脉冲，以及在擦除操作的擦除迭代中的一些擦除迭代 期间增加 Vgidl。例如，可以在单元的特定部分达到擦除验证电平时增加 Vgidl。在这种情 况下，大多数单元可以达到擦除验证电平，使得剩余的单元可以受益于通过增加 Vgidl而 提供的较高的GDL电平。
[0050] 在以下讨论中，图IA至图4D提供3D堆叠式非易失性存储设备的结构细节，图5 至图9A提供擦除操作的示例方法的流程图，图9B和图9C提供示例Vth分布，图10至图15 提供擦除操作中的示例波形。
[0051] 图IA是3D堆叠式非易失性存储设备的立体图。存储设备100包括衬底101。衬 底上是存储单元的示例块BLKO和BLKl以及具有用于由块来使用的电路的外围区域104。 衬底101还可以承载所述块下的电路连同沿导电路径被图案化以承载电路的信号的一个 或更多个下部金属层。所述块形成在存储设备的中间区域102中。在存储设备的上部区域 103中，一个或更多个上部金属层沿导电路径被图案化以承载电路的信号。每个块包括存储 单元的堆叠区，其中堆叠的交替电平代表字线。在一种可能的方法中，每个块具有相对的分 层的侧面，坚直触点从所述侧面朝向上部金属层向上延伸以形成至导电路径的连接。尽管 以两个块为例进行描述，但是可以使用沿X方向和/或y方向延伸的附加块。
[0052] 在一种可能的方法中，平面沿X方向的长度代表至字线的信号路径在所述一个或 更多个上部金属层中延伸的方向（字线方向或SGD线方向），平面沿 y方向的宽度代表至位 线的信号路径在所述一个或更多个上部金属层中延伸的方向（位线方向）。Z方向代表存 储设备的高度。
[0053] 图IB是图IA的3D堆叠式非易失性存储设备100的功能框图。存储设备100可 以包括一个或更多个存储晶片108。所述存储晶片108包括存储元件的3D (三维）存储器 阵列126,该存储器阵列126例如包括块BLKO和BLK1、控制电路110以及读/写电路128。 存储器阵列126通过字线经由行解码器124以及通过位线经由列解码器132可寻址。读/ 写电路128包括多个感测块130 (感测电路），并且使得能够对一页存储元件并行地读取或 编程。通常，控制器122与所述一个或更多个存储晶片108包括在同一存储设备100 (例如 可移除存储卡）中。命令和数据经由线路120在主机与控制器122之间以及经由线路118 在控制器与所述一个或更多个存储晶片108之间传输。
[0054] 控制电路110与读/写电路128配合以对存储器阵列126执行存储操作，并且控 制电路110包括状态机112、片上地址解码器114以及电力控制模块116。状态机112提供 对存储操作的芯片级控制。片上地址解码器114提供由主机或存储控制器使用的地址与由 解码器124和132使用的硬件地址之间的地址接口。电力控制模块116控制在存储操作期 间被供应至字线和位线的电力和电压。电力控制模块116可以包括用于字线层和字线层部 分的驱动器、漏极和源极侧选择栅极驱动器（例如称为存储单元的串例如NAND串的漏极和 源极侧或端）以及源极线。在一种方法中，感测块130可以包括位线驱动器。
[0055] 在一些实现中，可以将其中一些部件进行组合。在各种设计中，可以将除了存储 器阵列126之外的部件中的一个或更多个部件（单独地或组合地）视作至少一个控制电 路。例如，控制电路可以包括以下项中的任一项或其组合：控制电路110、状态机112、解码 器114/132、电力控制装置116、感测块130、读/写电路128和控制器122等。
[0056] 在另一实施方式中，非易失性存储系统使用双行/列解码器以及读/写电路。各 个外围电路对存储器阵列126的访问在阵列的相对侧以对称方式来实现，使得每侧的访问 线路和电路的密度降低一半。因此，将行解码器分成两个行解码器，将列解码器分成两个列 解码器。相似地，将读/写电路分成从阵列126的底部连接至位线的读/写电路以及从阵 列126的顶部连接至位线的读/写电路。以这种方式，将读/写模块的密度降低一半。
[0057] 还可以使用除了 NAND闪存存储器以外的其它类型的非易失性存储器。
[0058] 图2A描绘块200的U形NAND实施方式的顶视图，作为图IA中的BLKO的示例实 现，其示出了示例SGD线子集SGDL-SBO和SGDL-SBl。该图表示堆叠中的多个字线层中的代 表层。还参照图2C，堆叠包括交替的介电层和导电层。介电层包括DO至D5,并且可以由例 如Si02制成。导电层包括：作为背栅层的BG;形成字线层的WLO至WL3,例如在所述层中至 存储单元的控制栅极的导电路径；以及形成选择栅极层的SG，例如至NAND串的选择栅极晶 体管的控制栅极的导电路径。图2A的字线层可以代表例如WLO至WL3中的任一个。导电 层可以包括例如掺杂的多晶硅或金属硅化物。可以向背栅施加5V至IOV的示例电压以保 持连接漏极侧列与源极侧列的导通状态。
[0059] 对于每个块，将字线层划分成两个字线层部分202和204。每个块包括缝隙图案。 缝隙是指例如在堆叠中通常从在底部的蚀刻终止层坚直延伸至堆叠的至少顶层的空隙。可 使用绝缘材料填充该空隙以使字线层部分彼此绝缘。缝隙206是单个连续缝隙，其在块中 以之字形图案延伸使得块被划分成彼此绝缘的两个部分202和204。该方法可以提供在控 制存储单元时的更大的灵活性，这是因为可以独立地驱动字线层部分。
[0060] 每个块包括用圆代表的若干行柱状物，例如坚直的存储空穴或存储柱。每行代表 附图中的列的坚直组。存储空穴在堆叠中坚直延伸，并且包括诸如坚直NAND串中的存储单 元。存储单元沿线220的示例列包括CO至C11。该附图代表简化情况，通常使用在图中左 右延伸的尽可能多行的存储空穴。此外，附图未必按比例。可以将存储单元的列布置成子 集或子块。
[0061] 存储单元的子集可以具有不同的类型，诸如WL子集、SGD线子集和BL子集。
[0062] 图2B描绘图2A的块200,其示出了示例字线子集WL3D-SB和WL3S-SB以及示例位 线子集BL-SBO和BL-SBl。该示例假设描绘WL3层。WL3S-SB是与每个U形NAND串的源极 侧的一个（例如恰好一个）存储单元通信的字线层或字线层部分，WL3D-SB是与每个U形 NAND串的漏极侧的一个（例如恰好一个）存储单元通信的字线层或字线层部分。
[0063] 可以独立地抑制每个子集防止其被擦除。例如，可以通过浮动WL的电压来独立地 抑制WL子集防止其被擦除。可以通过将S⑶线的电压设置为抑制擦除的足够高（但低于 选中的BL偏置）的电平来独立地抑制S⑶线子集防止其被擦除。如果Vdg足够小而不能 生成用以对未选中的沟道充电的GIDL，则可以抑制未选中的SGD线子集防止其被擦除。相 似地，可以通过将BL的电压设置为抑制擦除的足够低的电平来独立地抑制BL子集防止其 被擦除。用语"抑制擦除"等是指例如基本上防止或不激励擦除。本文中所使用的"子集" 总体上指代真子集。当ACB但A尹B时，子集"A"是集合"B"的真子集。也就是说，A包 含也被包含在B中的一个或更多个单元，但是A没有包含B中的所有单元。A包含比B少的 存储单元。相同类型的子集通常彼此不同并且不包含公共单元。不同类型的子集可以包含 一个或更多个公共单元。
[0064] 在使用U形NAND串时，每个SGD线子集可以包括存储单元的列的两个相邻行。在 子集中，相邻行被缝隙分隔开。在缝隙的单侧的存储单元的列是NAND串的漏极侧列（如图 2C中的CO、C3、C4和C7)，在缝隙的另一侧的存储单元的列是NAND串的源极侧列（例如图 2C中的C1、C2、C5和C6)。应当注意，两个漏极侧列之间的两个源极侧列的图案沿y方向重 复。
[0065] 字线驱动器可以向字线层部分202和204独立地提供信号诸如电压波形。
[0066] 附图不是按比例的并且未示出所有的存储器列。例如，更实际的块可以如所示 沿y方向具有12个存储器列，但是沿X方向具有很大数目的诸如32k个存储器列，块中总 共具有384k个存储器列。对于U形NAND串，该示例中提供了 192k个NAND串。关于直的 NAND串，该示例中提供了 384k个NAND串。假设每列具有四个存储单元，则集合中具有总计 384kX4 = 1，536k 或 1，536, OOO 个单元。
[0067] 以下结合图3A进一步描述块200的部分210。
[0068] 图2C描绘图2A的块200的部分210沿线220的横截面图。在多层堆叠中描绘存 储单元的列CO至C7。堆叠230包括衬底101、衬底上的绝缘膜250以及在绝缘膜上的作为 导电层的背栅层BG。在背栅的比U形NAND串的存储单元的若干对的列低的部分设置有沟 槽。在沟槽中还设置有被设置成列以形成存储单元的材料层，使用半导体材料填充沟槽中 的剩余空间以提供连接列的连接部分263至266。背栅从而连接每个U形NAND串的两个 列。例如，NSO (NS = NAND串）包括列CO和Cl以及连接部分263。NSO具有漏极端232和 源极端240。NSl包括列C2和C3以及连接部分264。NSl具有漏极端244和源极端242。 NS2包括列C4和C5以及连接部分265。NS3包括列C6和C7以及连接部分266。
[0069] 源极线SLO连接至两个相邻存储器串NSO和NSl的源极端240和242。源极线SLO 还连接至沿X方向在NSO和NSl之后的存储器串的其它集合。注意，在堆叠230中的附加 U 形NAND串在横截面图中描绘的U形NAND串之后例如沿X轴、沿SGD线方向延伸。U形NAND 串NSO至NS3分别位于不同的SGD线子集中，但是位于共同的BL子集中。
[0070] 还以图2A的缝隙部分206作为示例进行描绘。在横截面中可以看见多个缝隙部 分，其中每个缝隙部分位于U形NAND串的漏极侧列与源极侧列之间。还描绘位线BLO的部 分。
[0071] 如以下进一步讨论的，短虚线描绘存储单元和选择栅极晶体管。在图2D中更详细 地示出堆叠的区域236。
[0072] 图2D描绘图2C的列CO的区域236的特写图，其示出了漏极侧选择栅极晶体管 S⑶0和存储单元MC303。这一区域示出介电层D3至D5的部分以及导电层WL3和SG的部 分。每列包括沿列的内壁沉积的多个层。这些层可以包括例如使用原子层沉积技术而沉积 的氧化物-氮化物-氧化物层和多晶硅层。例如，可以沉积块氧化物作为层296,可以沉积 氮化物诸如作为电荷俘获层的SiN作为层297,可以沉积隧道氧化物作为层298,可以沉积 多晶硅体或沟道作为层299,可以沉积型芯填料电介质作为区域300。类似地遍及所述列形 成附加存储单元。
[0073] 在对存储单元编程时，将电子存储在电荷俘获层的与存储单元关联的部分中。例 如，在MC303的电荷俘获层297中用符号代表电子。这些电子从多晶硅体并且通过隧 道氧化层被汲取到电荷俘获层中。存储单元的阈值电压与存储的电荷量成比例地增加。在 擦除操作期间，如以下例如结合图IOA至图101进一步讨论的，多晶硅体中的电压由于栅 极感应漏极泄漏（GIDL)而升高，如所提及的，而一个或更多个选中的字线层的电压浮动。 然后将一个或更多个选中的字线层的电压急剧降低至低电平诸如OV以跨隧道氧化层产 生电场，该电场使得空穴从存储单元的本体注入到电荷俘获层中，导致朝向擦除验证电平 Vv-erase的大的Vth降级。这一过程可以以连续迭代被重复直至验证条件满足，如以下进 一步讨论。对于未选中的字线，字线浮动但未被驱动下降至低电平使得跨隧道氧化层的电 场相对较小，并且不发生或发生很小的空穴隧穿。未选中的字线的存储单元将经受很小的 Vth降级或不经受Vth降级，结果是未选中的字线的存储单元未被擦除。
[0074] 图2E描绘图2D中的列CO的横截面图。在一种可能的方法中，除了呈圆柱形的型 芯填料之外每层是环形的。
[0075] 图3A描绘与图2A的块的部分210 -致的、电路300的一种实施方式，其示出了 U 形NAND串的漏极侧之间的电气连接。多个NAND串NSO至NS3与位线BLO通信，多个NAND 串NS4至NS7与位线BLl通信。每个NAND串具有：带有S⑶晶体管和四个存储单元的漏 极侧列；以及带有SGS晶体管和四个存储单元的源极侧列。例如，在漏极侧，NSO具有CGO 至CG3和S⑶0，NS1具有CG8至CGll和S⑶1，NS2具有CG8至CGll和S⑶2，NS3具有CG16 至CG19和S⑶3, NS4具有CG20至CG23和S⑶4, NS5具有CG28至CG31和S⑶5, NS6具有 CG28至CG31和S⑶6, NS7具有CG36至CG39和S⑶7。在源极侧，NSO具有CG4至CG7和 SGSO, NSl 具有 CG4 至 CG7 和 SGS1，NS2 具有 CG12 至 CG15 和 SGS2, NS3 具有 CG12 至 CG15 和 SGS3, NS4 具有 CG24 至 CG27 和 SGS4, NS5 具有 CG24 至 CG27 和 SGS5, NS6 具有 CG32 至 CG35和SGS6,以及NS7具有CG32至CG35和SGS7。漏极侧列分别为NSO至NS7的CO、C3、 C4、C7、COA、C3A、C4A 和 C7A。源极侧列分别为 NSO 至 NS7 的 Cl、C2、C5、C6、CIA、C2A、C5A 和 C6A。
[0076] 另外，每个NAND串具有源极侧端（由NSO和NSl共享的SSEO、由NS2和NS3共享 的SSE1、由NS4和NS5共享的SSE2以及由NS6和NS7共享的SSE3)以及漏极侧端（NS0的 DSE0、NS1 的 DSE1、NS2 的 DSE2、NS3 的 DSE3、NS4 的 DSE4、NS5 的 DSE5、NS6 的 DSE6 以及 NS7 的DSE7)。每个NAND串具有背栅（NS0的BG0、NS1的BG1、NS2的BG2以及NS3的BG3)。背 栅可以彼此连接。源极线SLO连接SSEO与SSE2,源极线SLl连接SSEl与SSE3。可选地， 源极线连接器（SLC)连接SLO与SLl。通常，对于单侧擦除，源极线被束在一起，并且使用 SLC。对于双侧擦除，源极线没有被束在一起，并且不使用SLC。
[0077] 漏极侧存储单元的控制栅极（CG)通过字线层彼此连接。例如，CGO至CG3分别连 接至CG20至CG23，CG8至CGll分别连接至CG28至CG31，CG16至CG19分别连接至CG36至 CG39。源极侧存储单元的控制栅极（CG)也通过字线层彼此连接。例如，CG4至CG7分别连 接至CG24至CG27, CG12至CG15分别连接至CG32至CG35。
[0078] 另外，存储单元的漏极侧控制栅极在堆叠式3D存储设备的给定电平处彼此连接。 例如CGO、CG8、CG16、CG20、CG28和CG36在第一字线电平（WLO)处彼此连接。CGI、CG9、 CG17、CG21、CG29 和 CG37 在第二字线电平（WLl)处彼此连接。CG2、CG10、CG18、CG22、CG30 和CG38在第三字线电平（WL2)处彼此连接。CG3、CG11、CG19、CG23、CG31和CG39在第四字 线电平（WL3)处彼此连接（与图3E -致）。
[0079] 另外，S⑶晶体管控制栅极用相应的S⑶线子集彼此连接。例如，S⑶0通过S⑶ 线390连接至S⑶4, S⑶1通过S⑶线391连接至S⑶5, S⑶2通过S⑶线392连接至S⑶6， S⑶3通过S⑶线393连接至S⑶6。
[0080] 在一种实现中，例如与公共S⑶线通信的S⑶线子集中的S⑶晶体管与其它S⑶ 线子集中的S⑶晶体管独立。例如，S⑶0和S⑶4与S⑶1和S⑶5、S⑶2和S⑶6以及S⑶3 和S⑶6独立。
[0081] 另外，存储单元的源极侧控制栅极在堆叠式3D存储设备的给定电平处彼此连接。 例如，CG4、CG12、CG24和CG32在第一字线电平（WLO)处彼此连接。CG5、CG13、CG25和CG33 在第二字线电平（WLl)处彼此连接。CG6、CG14、CG26和CG34在第三字线电平（WL2)处彼 此连接。CG7、CG15、CG27和CG35在第四字线电平（WL3)处彼此连接（与图3F-致）。
[0082] 还通过参照图3G可见控制栅极与存储单元关联。具体地，CGO至CG3分别与MC300 至MC303关联。CG4至CG7分别与MC304至MC307以及分别与MC308至MC311关联。CG8至 CGll分别与MC312至MC315以及分别与MC316至MC319关联。CG12至CG15分别与MC320 至MC323以及分别与MS324至MC327关联。CG16至CG19分别与MC328至MC321关联。另 夕卜，CG20至CG23分别与MC340至MC343关联。CG24至CG27分别与MC344至MC347以及分 别与MC348至MC351关联。CG28至CG31分别与MC352至MC355以及分别与MS356至MC359 关联。CG32至CG35分别与MC360至MC363以及分别与MC364至MC367关联。CG36至CG39 分别与MC368至MC371关联。
[0083] 黑色圆表示存储单元和SGD晶体管的漏极侧控制栅极。图3B描绘与图3A的电路 一致的、U形NAND串的源极侧之间的连接的一种实施方式。
[0084] SGS晶体管控制栅极沿X方向彼此连接。例如，SGSO连接至SGS4, SGSl连接至 SGS5, SGS2连接至SGS6, SGS3连接至SGS7。黑色圆表示存储单元和SGS晶体管的源极侧控 制栅极。
[0085] 为了清楚起见，将图3A和图3B的电路连接分开示出，但是将它们设置在公共电路 中。
[0086] 图3C描绘与图3A和图3B -致的、图2A中的S⑶线子集S⑶L-SBO的示例。该子 集包括与一条（例如恰好一条）SGD线关联的NAND串，例如NSO和NS4 (以及它们之间的任 何附加 NAND串）。其它示例S⑶线子集可以通过如下项来提供：与S⑶线391通信的NSl 和NS5 (以及它们之间的任何附加 NAND串）；与S⑶线392通信的NS2和NS6 (以及它们之 间的任何附加 NAND串）；以及与SGD线393通信的NS3和NS7(以及它们之间的任何附加 NAND 串）。
[0087] 换言之，S⑶线子集包括其S⑶晶体管与一条（例如恰好一条）S⑶线通信的NAND 串。可以通过S⑶线的控制来一起抑制S⑶线子集的NAND串防止其被擦除。例如，在 S⑶L-SBO中，可以通过控制S⑶线390来抑制NSO和NS4。
[0088] 可以与另一 S⑶线子集的NAND串相独立地抑制一个S⑶线子集的NAND串。S⑶ 线与S⑶线子集中的每个NAND串的S⑶晶体管通信，并且可以在位线电压被施加至NAND串 的漏极侧端时诸如通过设置不允许GIDL发生并对NAND串的沟道充电的电压来抑制擦除。 例如，S⑶线390与S⑶0和S⑶4通信，并且可以因此设置在这些选择栅极晶体管的控制栅 极处的电压。可以将SGD晶体管视作NAND串的位线与沟道之间的栅极。
[0089] 例如，假设第一 SGD线子集具有未抑制的状态，从而在当前擦除迭代期间没有被 抑制以防止被擦除，第二SGD线子集具有抑制的状态，从而在当前的擦除迭代期间被抑制 以防止被擦除。当将擦除电压施加至位线以擦除在第一 SGD线子集的NAND串中的存储单 元时，可以控制第一 SGD线子集的SGD线以使得能够对第一 SGD线子集中的NAND串的沟道 充电，然而可以控制第二SGD线子集的SGD线以防止或不激励对第二SGD线子集中的NAND 串的沟道的充电。
[0090] 图3D描绘与图3A和图3B -致的、图2B的位线子集BL-SBO的示例。
[0091] 该子集包括与一条（例如恰好一条）位线通信的NAND串。可以通过BL的控制来 一起抑制BL子集的NAND串防止其被擦除。可以与另一 BL子集的NAND串相独立地抑制一 个BL子集的NAND串。BL与BL子集中的每个NAND串的漏极侧端通信，并且可以在施加位 线电压时诸如通过设置不允许GIDL发生并对NAND串的沟道充电的电压来抑制擦除。例如， 在位线子集BL-SBO中，BLO与DSEO至DSE3通信但不与DSE4至DSE7通信。在另一位线子 集中，BLl与DSE4至DSE7通信但不与DSEO至DSE3通信。
[0092] 例如，假设第一 BL子集（与BLO关联）具有未抑制的状态，从而在当前的擦除迭 代期间没有被抑制以防止被擦除，第二BL子集（与BLl关联）具有抑制的状态，从而在当 前的擦除迭代期间被抑制以防止被擦除。足够高的擦除电压被施加至BLO以使得能够对第 一 BL子集中的NAND串的沟道充电，而较低的电压被施加至BLl以基本上防止或不激励对 第二BL子集中的NAND串的沟道的充电。
[0093] 图3E描绘与图3A和图3B -致的、图2B的用于U形NAND串的漏极侧的字线子集 WL3D-SB的示例。
[0094] 该子集包括与一条（例如恰好一条）位线或一个（例如恰好一个）位线部分关联 的存储单元。在一种可以包括U形NAND串或直的NAND串配置的实现中，该子集包括在块或 其它集合中的每个NAND串中的一个（例如恰好一个）存储单元。在U形NAND串配置中， 每个NAND串具有源极侧存储单元或漏极侧存储单元。例如，可以在源极侧与漏极侧之间均 等地划分NAND串的存储单元。如所提及的，导电层可以包括两个独立的导电部分。在3D 非易失性存储设备的给定电平处，导电部分之一的字线子集可以包括在块或其它集合中的 每个NAND串的漏极侧的一个（例如恰好一个）存储单元。WL3D-SB是这样的子集的示例。 在较低导电层处的其它示例为WL2D-SB、WLlD-SB和WLOD-SB (未示出）。
[0095] 应当注意，WL3D-SB包括与其它子集共享的存储单元。例如，与BL-SBO共享 CG3(MC303)、CGll (MC315 和 MC319)以及 CG19(MC331)。此外，与 BLl 的 BL 子集共享 CG23 (MC343)、CG31 (MC355 和 MC359)以及 CG39 (MC371)。如图 3F 所示，WL3D-SB 不与处于 存储设备的其它电平处的控制栅极或处于相同电平处的源极侧存储单元的控制栅极通信。
[0096] 可以通过字线的控制来一起抑制字线子集的存储单元防止其被擦除。可以与处于 存储设备的相同电平或不同电平处的另一字线子集的存储单元相独立地抑制一个字线子 集的存储单元。字线或字线部分与在该层的每个源极侧存储单元或漏极侧存储单元的控制 栅极通信，并且可以例如通过浮动位线上的电压来抑制擦除，使得能够防止或不激励存储 单元的擦除。在对NAND串沟道进行充电并且将存储单元的控制栅极驱动得较低时发生对 于存储单元的擦除动作。通过浮动存储单元的控制栅极并且不将其驱动得较低，不发生擦 除动作。
[0097] 例如，假设第一字线子集（例如WL3D-SB)具有未抑制的状态，从而在当前擦除 迭代期间没有被抑制以防止被擦除，第二字线子集（例如比WL3D-SB低一个电平并且与 MC302、MS314、MS318、MC330、MC342、MS354、MS358 以及 MC370 通信的 WL2D-SB)具有抑制的 状态，从而在当前擦除迭代期间被抑制以防止被擦除。在将擦除电压施加至位线以对NAND 串的沟道充电时，可以通过将第一字线子集的字线的电压驱动得较低来控制第一字线子集 的字线以使得能够擦除第一字线子集的存储单元，并且可以通过浮动第二字线子集的字线 的电压来控制第二字线子集的字线以防止擦除第二字线子集的存储单元。
[0098] 在另一示例中，假设第一字线子集为具有未抑制的状态的WL3D-SB，第二字线子集 为具有抑制的状态从而在当前擦除迭代期间被抑制以防止被擦除的WL3S-SB(图3F中，与 WL3D-SB 处于相同电平并与 MC307、MS311、MS323、MC327、MC347、MS351、MS363 和 MC367 通 信）。在将擦除电压施加至位线以对NAND串的沟道充电时，可以通过将第一字线子集的字 线驱动得较低来控制第一字线子集的字线以使得能够擦除第一字线子集的存储单元，并且 可以通过浮动来控制第二字线子集的字线以防止擦除第二字线子集的存储单元。
[0099] 图3F描绘与图3A和图3B-致的、图2B的用于U形NAND串的源极侧的字线子集 WL3S-SB的示例。在3D非易失性存储设备的给定电平处，WL3S是导电部分之一的字线子集 的示例，其包括在块或其它集合中的每个NAND串的源极侧的一个（例如恰好一个）存储单 元。在较低导电层处的其它示例为WL2S-SB、WL1S-SB以及WL0S-SB。
[0100] 应当注意，WL3S-SB包括与其它子集共享的存储单元。例如，与BL-SBO共享 CG7 (MC307 和 MC311)以及 CG15 (MC323 和 MC327)。此外，与 BLl 的 BL 子集共享 CG27 (MC347 和 MC351)以及 CG35 (MC363 和 MC367)。
[0101] 在一种方法中，如图3E所示，WL3S-SB不与处于存储设备的其它电平处的控制栅 极或处于相同电平处的漏极侧存储单元的控制栅极通信。
[0102] 可以如以上结合图3E讨论地来实现独立地擦除或抑制存储单元的字线子集的能 力。
[0103] 图3G描绘与如讨论的图3A和图3B的U形NAND串的电路一致的、存储单元的示 例布置。
[0104] 图4A描绘图IA的块BLKO的直的NAND串实施方式480的顶视图，其示出了示例 S⑶线子集S⑶L-SBOA和S⑶L-SB1A。在该配置中，NAND串仅具有一列，源极侧选择栅极位 于列的底部而非如在U形NANAD串中时位于列的顶部。另外，给定电平的块具有一个字线 层，该子线层连接至该层的存储单元中的每一个。例如，图4B描绘图4A的块BLK0,其示出 了示例WL线子集WL3-SB以及示例位线子集BL-SBOA和BL-SB1A。还可以使用多条缝隙，诸 如示例缝隙482。这些绝缘填充的缝隙用于制造过程，以在通过湿法蚀刻去除未掺杂的多晶 硅体层并且沉积电介质以形成交替的介电层时提供堆叠的结构支撑。虚线486延伸通过列 C12至C17。图4C示出了部分488沿线486的横截面图。
[0105] 图4C描绘图4A的块480的部分488沿线486的横截面图。在多层堆叠中描绘与 NAND串NS8至NSll对应的存储单元的列。堆叠490包括衬底101、衬底上的绝缘膜250以 及源极线SLOA的部分。注意，SGD线子集中的附加的直的NAND串沿横截面图中描绘的NAND 串的前后例如沿X轴延伸。NS8具有源极端494和漏极端492。还使用其它缝隙描绘图4A 的缝隙482。还描绘位线BLOA的部分。虚线描绘存储单元和选择栅极晶体管。
[0106] 图4D描绘与图4A的直的NAND串的电路一致的、存储单元的示例布置。用与位线 BLOA和源极线SLOA通信的NAND串NSOB至NS7B的存储单元来代表一个示例位线子集，用 与位线BLlA和源极线SLlA通信的NAND串NSOC至NS7C的存储单元来代表另一示例位线 子集。在一个位线子集中，NAND串及其存储单元为：NS0B(MC400至MC403)、NS1B(MC404至 MC407)、NS2B(MC408 至 MC411)、NS3B(MC412 至 MC415)、NS4B(MC416 至 MC419)、NS5B(MC420 至 MC423)、NS6B(MC424 至 MC427)以及 NS7B(MC428 至 MC431)。在另一位线子集中，NAND 串及其存储单元为：NS0C(MC440 至 MC443)、NS1C(MC444 至 MC447)、NS2C(MC448 至 MC451)、 NS3C (MC452 至 MC455)、NS4C (MC456 至 MC459)、NS5C (MC460 至 MC463)、NS6C (MC464 至 MC467) 以及 NS7C(MC468 至 MC471)。
[0107] 另外，用以下各项来代表八个示例SGD线子集：NS0B和NSOC(以及它们之间的任 何NAND串）、NS1B和NS1C(以及它们之间的任何NAND串）、NS2B和NS2C (以及它们之间的 任何NAND串）、NS3B和NS3C(以及它们之间的任何NAND串）、NS4B和NS4C(以及它们之间 的任何NAND串）、NS5B和NS5C(以及它们之间的任何NAND串）、NS6B和NS6C (以及它们之 间的任何NAND串）以及NS7B和NS7C(以及它们之间的任何NAND串）。
[0108] 另外，用以下各项来代表位于第一字线电平（WLO)处的示例字线子集：MC400、 MC404、MC408、MC412、MC416、MC420、MC424、MC428、MC440、MC444、MC448、MC452、MC456、 MC460、MC464以及MC468。用以下各项来代表在第二字线电平（WLl)处的示例字线子集： MC401、MC405、MC409、MC413、MC417、MC421、MC425、MC429、MC441、MC445、MC449、MC453、 MC457、MC461、MC465以及MC469。用以下各项来代表在第三字线电平（WL2)处的示例字线子 集：MC402、MC406、MC410、MC414、MC418、MC422、MC426、MC430、MC442、MC446、MC450、MC454、 MC458、MC462、MC466以及MC470。用以下各项来代表在第四字线电平（WL3)处的示例字线子 集：MC403、MC407、MC411、MC415、MC419、MC423、MC427、MC431、MC443、MC447、MC451、MC455、 MC459、MC463、MC467、以及 MC471。
[0109] 每个NANDA串包括在其存储单元与位线之间的S⑶晶体管以及在其存储单元与 源极线之间的SGS晶体管。NAND串的S⑶晶体管和SGS晶体管为：NSOB (S⑶OC和SGS0C)、 NS1B(SGD1C 和 SGS1C)、NS2B(SGD2C 和 SGS2C)、NS3B(SGD3C 和 SGS3C)、NS4B(SGD4C 和 SGS4C)、NS5B (S⑶5C 和 SGS5C)、NS6B (S⑶6C 和 SGS6C)、NS7B (S⑶7C 和 SGS7C)、NSOC (S⑶OC 和 SGS0C)、NS1C(S⑶IC 和 SGS1C)、NS2C(SGD2C 和 SGS2C)、NS3C(S⑶3C 和 SGS3C)、 NS4C (SOMC 和 SGS4C)、NS5C (S⑶5C 和 SGS5C)、NS6C (S⑶6C 和 SGS6C)以及 NS7C (S⑶7C 和 SGS7C)。
[0110] 图5描绘在存在一种类型的单元的子集时使用单元的选择性抑制的示例擦除过 程的流程图。如所讨论的，示例类型的子集包括SGD线子集、WL子集和BL子集。一种或更 多种类型的子集可以被限定和用于擦除操作。
[0111] 可以在存储单元的子集达到验证条件时，在擦除操作的剩余部分独立地抑制存储 单元的子集防止其被进一步擦除。结果是，可以减少或避免与过擦除相关的问题。在存储 单元的子集满足验证条件时，存储单元将看不见随后的擦除信号。该方法可以使擦除分布 紧密，避免对验证后的存储单元的过应力，防止深度擦除存储单元并且使横向场最小化。如 果发生深度擦除，则过量的空穴被存储在擦除后的单元中。此外，如果相邻的单元是经编程 的单元，则过量的电子被存储在经编程的单元中。因为电荷俘获层穿过整个串被连接，所以 由于在擦除后的单元中的过量空穴和在经编程的单元中的过量电子而在电荷俘获层内形 成了横向场。
[0112] 另外，在一些情况下，在擦除后未必使用软件程序以使对设备性能的深度擦除影 响最小化。
[0113] 在步骤500中，开始对于包括一种类型的子集的单元的集合的擦除操作。该集合 可以为例如单元的块。可以对于每个子集维持如下状态数据：其表示该子集具有"抑制"的 状态还是具有"未抑制"的状态，"抑制"的状态表示该子集待在擦除操作的连续的擦除迭代 的擦除部分期间被抑制以防止被进一步擦除，"未抑制"的状态表示该子集在擦除操作的连 续的擦除迭代的擦除部分期间没有被抑制以防止被进一步擦除（也就是说，该子集继续经 受擦除）。状态数据可以例如由片上控制电路110或片外控制器122来维持，并且基于每个 擦除迭代的验证测试的结果来被更新。
[0114] 如在开头所提及的，擦除处于最高数据状态的单元需要相对较强的擦除电压，而 相对较强的擦除电压可能导致深度擦除现象。即使在擦除之后进行软件编程可以使用电子 代替大多数过量的空穴，然而由于由强擦除情况引起的过应力而产生的劣化仍然可能是永 久的。使用具有限定容许数目的失败位的验证算法的擦除可以能够使永久性劣化最小化。 然而，如果不抑制通过的位（例如基于验证测试满足验证条件的存储单元），则它们将仍然 看见随后的擦除信号并且被过擦除。本文中所提供的技术使得能够在随后的擦除信号期间 抑制通过的位以减少或避免该问题。
[0115] 在步骤502中，对峰值电压Verase进行初始化，该峰值电压在单侧擦除操作中被 施加至位线或在双侧擦除操作中被施加至位线和源极线二者。可选地，还如例如结合图9A 所讨论地对Vgidl进行初始化。
[0116] 在步骤504中，对于具有未抑制的状态的子集执行擦除迭代。这些子集经受擦除。 在步骤506中，对于具有未抑制的状态的子集执行验证测试。验证测试指示哪些存储单元 具有比验证电压Vv-erase低的Vth。在存储单元的Vth低于Vv-erase时，认为存储单元通 过验证测试，在存储单元的Vth不低于Vv-erase时，认为存储单元未通过验证测试。可以 设置表示在子集中未通过验证测试的存储单元的数目的失败位计数。或者，可以设置表示 在子集中通过验证测试的存储单元的数目的通过位计数。
[0117] 在判决步骤508中，确定对于存储单元的集合而言验证条件是否满足。例如，在 存在< Nl个失败位时可以满足验证条件，其中Nl是自然数。例如，Nl可以为集合中的存 储单元的总数目的1%至10%。如果在判决步骤508中所述条件成立，则操作在步骤520 成功结束。如果在判决步骤508中所述条件不成立，贝U在判决步骤510中确定Verase = Verase_max是否成立，其中Verase_max是最大容许电压。为了避免损坏，将该电压限制为 最大。如果在判决步骤510中所述条件成立，则擦除操作在步骤520成功结束。如果在判 决步骤510中所述条件不成立，则在判决步骤512中确定（在具有未抑制的状态的子集中） 是否存在任何单元通过验证测试。如果在判决步骤512中所述条件不成立，则在步骤522 中增加 Verase并在步骤504中执行下一擦除迭代。在步骤522中，如例如结合图9A进一 步描述地，可选地增加被称作Vgidl的电压。
[0118] 如果在判决步骤512中所述条件成立，则在步骤514中对于子集考虑验证测试的 结果。该结果可以表示例如子集中的失败位的数目。在步骤516中，如果子集满足相应的 验证条件（例如第一验证条件），则将子集的状态设置为抑制的。结果是，在擦除操作的剩 余部分例如在擦除操作的随后的擦除迭代的擦除部分期间，抑制存储单元的子集（例如第 一子集）防止其被擦除。如果子集不满足相应的验证条件，则子集的状态保持为未抑制的。 例如在子集中的失败位的数目小于最大容许数目时，相应的验证条件可以满足。
[0119] 每个子集的失败位的最大容许数目对于相同类型的子集而言可以相等，在存在不 同类型的子集时对于每种不同类型的子集而言可以不同。可以诸如基于子集在存储设备中 的位置将每个子集的失败位的最大容许数目对于相同类型的不同子集设置为不同。在一种 方法中，每个子集的失败位的最大容许数目对于相对较难以擦除的子集而言可以较高，或 对于相对较容易擦除的子集而言可以较低。擦除子集的难度可以基于因素诸如子集在存储 设备中的定位、至感测电路的临近度、干扰的来源、制造变化以及其它因素。试验可以指示 擦除子集有多难的概率测度。另外，可以基于存储设备的时间寿命、程序擦除的累积数目和 /或条件诸如温度来调节每个子集的失败位的最大容许数目。
[0120] 例如，使用结合图2B所讨论的示例，假设沿y方向存在12个存储器列，沿X方向 存在32k个存储器列，存在存储单元的四个电平，每个电平具有两个字线部分，集合中总计 1，536, 000个单元。假设在集合中存在Nl = 1,536,000X2%= 30, 720个容许失败位。第 一类型的子集是BL子集，并且存在32k个这样的子集，每个子集具有12X4 = 48个单元。 第二类型的子集是WL子集，并且存在4X 2 = 8个这样的子集，每个子集具有32, 000X 12/2 =192, 000个单元。第三类型的子集是S⑶线子集，存在6个这样的子集，每个子集具有 32,000X2X4 = 256, 000个单元。使用2%的比率，每个BL子集的失败位的最大容许数目 为48 X. 02 = 1位，每个WL子集的失败位的最大容许数目为192, 000 X. 02 = 3, 840个位， 每个S⑶线子集的失败位的最大容许数目为256, 000X. 02 = 5, 120个位。
[0121] 应当注意，由于不同类型的子集之间的重叠，同一存储单元可以位于不同类型的 两个或三个子集中。对于给定擦除验证迭代，如果存储单元为失败位，则失败位将朝着在不 同类型的两个或三个子集中的每个子集中的失败位的最大容许数目进行计数。
[0122] 如果在判决步骤518中存在要考虑的下一子集，则对于下一子集重复步骤514。如 果在判决步骤518中所述条件不成立，则到达先前所讨论的步骤522。
[0123] 图6描绘在存在两种类型的单元的子集时使用单元的选择性抑制的示例擦除过 程的流程图。两种类型的子集的示例情况包括：BL子集，然后SGD线子集；BL子集，然后WL 子集；SGD线子集，然后BL子集；SGD线子集，然后WL子集；WL子集，然后BL子集；以及WL 子集，然后SGD线子集。该顺序是指进行判决以抑制子集的顺序。在一些情况下，顺序未必 有意义。然而，实验和测试可以确定一种顺序相对于另一顺序是否更可取。
[0124] 在步骤600中，开始对于包括第一类型的子集和第二类型的子集（例如BL子集、 WL子集和SGD线子集中的两者）的单元的集合的擦除操作。在步骤602中，对Verase进行 初始化。可选地，还如例如结合图9A所讨论地对Vgidl进行初始化。
[0125] 在步骤604中，对于具有未抑制的状态的子集执行擦除迭代。在步骤606中，对于 具有未抑制的状态的子集执行验证测试。在判决步骤608中，确定对于存储单元的集合而 言验证条件是否满足。如果在判决步骤608中所述条件成立，则操作在步骤626成功结束。 在第一选项中，集合的验证条件可以要求所有子集满足相应的验证条件。为了说明，在前述 示例中，存在8个WL子集，每个WL子集的失败位的最大容许数目为每个WL子集3, 840个 位，集合中的失败位的最大容许数目为30, 720。第一选项从而要求每个WL子集存在至多 3, 840个失败位，即使在集合中存在总计至多30, 720个失败位。在这种情况下，如果至少一 个WL子集具有不止3, 840个失败位，则在判决步骤608中所述条件不成立。在具有这些事 实的第二选项中，在判决步骤608中所述条件成立，这是因为验证条件基于整个集合。第一 选项较宽松并且避免在一些情况下宣布擦除操作不成功，而第二选项较严格并且避免未擦 除单元的在一个子集中的相对较大的集中。
[0126] 如果在判决步骤608中所述条件不成立，则在判决步骤610中确定是否满足 Verase = Verase_max。如果在判决步骤610中所述条件成立，则擦除操作在步骤626成功 结束。如果在判决步骤610中所述条件不成立，则在判决步骤612中确定（在具有未抑制 的状态的子集中）是否存在任何单元通过验证测试。如果在判决步骤612中所述条件不成 立，则在步骤628中增加 Verase并且在步骤604中执行下一擦除迭代。如例如结合图9A 所进一步描述地，在步骤628中可选地增加 Vgidl。
[0127] 如果在判决步骤612中所述条件成立，则在步骤614中对于第一类型的子集中的 子集考虑验证测试的结果。在步骤616中，如果子集满足相应的验证条件（例如第一验证 条件），则将子集的状态设置为抑制的。如果子集不满足相应的验证条件，则子集的状态保 持为未抑制的。例如在子集中的失败位的数目小于最大容许数目时，相应的验证条件可以 满足。相应的验证条件对于每种不同类型的子集而言可以不同。例如，失败位的最大容许 数目对于一种类型的子集（例如BL子集、WL子集和SGD线子集中之一）而言可以具有一 个值，而对于另一种类型的子集（例如BL子集、WL子集和SGD线子集中的另一个）而言可 以具有另一不同值。
[0128] 例如，与第二类型的子集相比具有较多存储单元的第一类型的子集可以具有较大 的最大容许数目个失败位。不同类型的子集的擦除特性可以不同，使得一种类型的子集与 另一种类型的子集相比较难以擦除，在这种情况下，可以对于较难以擦除的子集使用较大 的最大容许数目个失败位。然而，也可以使用其它方法。
[0129] 如果在判决步骤618中确定第一类型的子集中存在要考虑的下一子集，则对于第 一类型的子集中的该下一子集重复步骤614。如果在判决步骤618中所述条件不成立，则在 步骤620中对于第二类型的子集中的子集考虑验证测试的结果。在步骤622中，如果子集 满足相应的验证条件（例如第二验证条件），则将子集的状态设置为抑制的。如果子集不 满足相应的验证条件，则子集的状态保持为未抑制的。如果在判决步骤624中确定第二类 型的子集中存在要考虑的下一子集，则对于第二类型的子集中的该下一子集重复步骤620。 如果在判决步骤624中所述条件不成立，则到达所讨论的步骤628。
[0130] 图7描绘在存在三种类型的单元的子集时使用单元的选择性抑制的示例擦除过 程的流程图。
[0131] 三种类型的子集的示例情况包括：BL子集，然后SGD线子集，然后WL子集；BL子 集，然后WL子集，然后SGD线子集；SGD线子集，然后WL子集，然后BL子集；SGD线子集，然 后BL子集，然后WL子集；WL子集，然后BL子集，然后SGD线子集；以及WL子集，然后SGD 线子集，然后BL子集。该顺序是指进行判决以抑制子集的顺序。
[0132] 在步骤700中，开始对于包括第一类型的子集、第二类型的子集和第三类型的子 集（例如BL子集、WL子集以及SGD线子集中的二者）的单元的集合的擦除操作。在步骤 702中，对Verase进行初始化。可选地，如例如结合图9A讨论地，还对Vgidl进行初始化。
[0133] 在步骤704中，对于具有未抑制的状态的子集执行擦除迭代。在步骤706中，对 于具有未抑制的状态的子集执行验证测试。在判决步骤708中，确定对于存储单元的集合 而言验证条件是否满足。如果在判决步骤708中所述条件成立，则操作在步骤732成功结 束。如果在判决步骤708中所述条件不成立，则在判决步骤710中确定是否满足Verase = Verase_max。如果在判决步骤710中所述条件成立，则擦除操作在步骤732不成功地结束。 如果在判决步骤710中所述条件不成立，则在判决步骤712中确定（在具有未抑制的状态 的子集中）是否存在任何单元通过验证测试。如果在判决步骤712中所述条件不成立，则 在步骤734中增加 Verase并且在步骤704中执行下一擦除迭代。在步骤734中，如例如结 合图9A进一步描述地，可选地增加 Vgidl。
[0134] 如果在判决步骤712中所述条件成立，则在步骤714中对于第一类型的子集中的 子集考虑验证测试的结果。在步骤716中，如果子集满足相应的验证条件（例如第一验证 条件），则将子集的状态设置为抑制的。如果子集不满足相应的验证条件，则子集的状态保 持为未抑制的。
[0135] 如果在判决步骤718中确定第一类型的子集中存在要考虑的下一子集，则对于第 一类型的子集中的该下一子集重复步骤714。如果在判决步骤718中所述条件不成立，则在 步骤720中对于第二类型的子集中的子集考虑验证测试的结果。在步骤722中，如果子集 满足相应的验证条件（例如第二验证条件），则将子集的状态设置为抑制的。如果子集不满 足相应的验证条件，则子集的状态保持为未抑制的。如果在判决步骤724中确定第二类型 的子集中存在要考虑的下一子集，则对于第二类型的子集中的该下一子集重复步骤720。
[0136] 如果在判决步骤724中所述条件不成立，则在步骤726中对于第三类型的子集中 的子集考虑验证测试的结果。在步骤728中，如果子集满足相应的验证条件（例如第三验 证条件），则将子集的状态设置为抑制的。如果子集不满足相应的验证条件，则子集的状态 保持为未抑制的。如果在判决步骤730中确定第三类型的子集中存在要考虑的下一子集， 则对于第三类型的子集中的该下一子集重复步骤726。如果在判决步骤730中所述条件不 成立，则到达所讨论的步骤734。
[0137] 图8描绘擦除操作，其中在擦除操作的不同擦除迭代期间调节大量不同类型的存 储单元的子集。在步骤800中，开始使用一种类型的子集对单元的集合进行擦除操作。在步 骤802中，在满足第一条件时切换至使用两种类型的子集。在步骤804中，在满足第二条件 时切换至使用三种类型的子集。通常，在使用更大数目的不同类型的子集时，更可能的是一 个或更多个子集满足相应的验证条件并且在擦除操作的剩余部分中被抑制以防止被擦除。 这是期望的，因为可以抑制过擦除并且提高耐久性。然而，随着子集数目增加，需要附加的 计算和擦除时间。可以基于擦除时间与耐久性损坏之间的权衡来选择在给定的擦除迭代或 擦除操作中使用的子集的类型的数目。子集的类型越多，则擦除时间越长，但耐久性损坏越 小。
[0138] 相应地，一种方法为随着擦除操作进展而逐渐增加不同类型的子集的数目，更可 能的是，更大数目的存储单元已经达到相应的验证条件。例如，在指定的固定数目NEl和 NE2个擦除迭代已经分别被执行时，第一条件和第二条件可以满足，其中N2>N1并且Nl和 N2是自然数（正整数）。或者在变化的方法中，在失败位的数目分别降低至低于指定数目 FBl和FB2时，第一条件和第二条件可以满足，其中FBDFB2并且FBl和FB2是自然数。或 者，一个条件例如第一条件可以固定而另一条件例如第二条件变化。
[0139] 图9A描绘在一个或更多个连续的擦除验证迭代的擦除部分期间增加 Vgidl的示 例擦除过程的流程图。该方法可以与诸如结合图5至图8所讨论的抑制单元的子集的擦除 技术分开使用或并入到所述擦除技术中。
[0140] 在步骤900中，开始对于单元的集合的擦除操作。在步骤902中，对Verase和 Vgidl进行初始化。在步骤904中，对于具有未抑制的状态的子集执行擦除迭代。在步骤 906中，对于集合执行验证测试。在判决步骤908中，确定对于集合而言< Nl个失败位的验 证条件是否满足。如果在判决步骤908中所述条件成立，则操作在步骤918成功结束。如果 在判决步骤908中所述条件不成立，贝U在判决步骤910中确定是否满足Verase = Verase_ max。如果在步骤910中所述条件成立，则擦除操作在步骤918不成功地结束。
[0141] 可选地，如结合图14所讨论的，在达到Verase_max时在一个或更多个迭代中擦除 操作可以继续并且可以允许Vgidl增加。
[0142] 如果在判决步骤910中所述条件不成立，则在判决步骤912中确定集合中的任何 单元是否通过验证测试。如果在判决步骤912中所述条件不成立，则在步骤922中增加 Verase而非Vgidl,并且在步骤904中执行下一擦除迭代。如果在判决步骤912中所述条 件成立，则在判决步骤914中确定对于集合而言< N2个失败位的验证条件是否满足，其中 N2>N1并且N2是自然数。如果在判决步骤914中所述条件不成立，则在步骤920中可选地 抑制满足验证条件的单元的子集。可以执行先前讨论的附加步骤诸如确定各个子集是否满 足相应的验证条件，以确定是否抑制满足验证条件的单元的子集。随后，到达步骤922。
[0143] 在判决步骤914中所述条件不成立表示很多单元不能达到擦除验证电平。更可能 地，隧穿场（擦除电压）不足够大，所以增加 Verase而非Vgidl。如果在判决步骤914中所 述条件成立，贝1J在判决步骤916中确定是否满足Vgidl = Vgidl_max。在判决步骤914中所 述条件成立表示只有其Vth构成单元的集合的Vth分布的较慢尾部的缓慢擦除单元未达到 擦除验证电平。最可能地，这是由于在特定NAND串处的不足够的GIDL，因此增加 Vgidl而 非Verase。在另一选项中，可以在同一擦除迭代期间增加 Vgidl和Verase。
[0144] 如果在判决步骤916中所述条件不成立，则在步骤924中可选地抑制满足验证条 件的单元的子集。在步骤926中增加 Vgidl而非Verase,在步骤904中执行下一擦除迭代。 如果在判决步骤916中所述条件成立，则到达步骤920。
[0145] 因此，强加了两个验证条件。在判决步骤908中的第一条件是较严格的条件，如果 满足该第一条件则成功地结束擦除操作。在判决步骤914中的第二条件是不太严格的条 件，如果满足该第二条件则表示很多存储单元被擦除并且集合接近完全被擦除。例如，在已 经擦除了其中约75%的存储单元时，判决步骤914可以满足。可以将失败位的最大容许数 目N2设置为集合中的单元的数目的25 %。
[0146] 因此，Nl和N2是两个不同的预定失败位计数。当满足< N2个失败位的验证条件 时，可以在擦除操作的一个或更多个连续的擦除迭代期间固定峰值擦除电压（Verase)并 且增加作为SGD和/或SGS选择设备的选通结的电压差的GIDL电压Vgidl。使用更高的 GIDL电压，在通过GIDL电流限制擦除的情况下，位可以能够达到擦除验证条件。该方法可 以使擦除分布变紧并且避免在Verase (其引起GIDL电压）过大时发生的选通结的过应力。 另外，在一些情况下，完成擦除操作所需要的最高Verase可以在Verase_max以下。进一步 的细节参见图12至图14。
[0147] 在另一选项中，可以以代表满足验证条件的固定的擦除验证迭代数目来开始增 加 Vgidl。或者可以以基于Verase的电平与验证条件的组合的擦除验证迭代来开始增加 Vgidl。或者可以在达到Verase_max时而不管是否满足验证条件来开始增加 Vgidl (参见 图 14)。
[0148] 图9B描绘一个示例擦除操作的深度擦除状态、最终擦除状态和较高数据状态的 阈值电压分布。可以对存储单元进行编程使得它们的阈值电压位于代表数据状态的相应范 围内。首先，执行将所有存储单元置于擦除状态（E)的擦除操作。随后，可以将一些存储单 元编程为诸如用以代表A数据状态、B数据状态或C数据状态的更高的阈值电压。
[0149] X轴表示阈值电压，y轴表示存储单元的数目。在该示例中，存在四种数据状态 (均用阈值电压分布代表）：初始（深度）擦除状态900 ;软件编程擦除状态（E) 902 ;A状 态904 ;B状态906 ;以及C状态908。还可以使用具有附加数据状态例如八种或十六种数 据状态的存储设备。在存储元件通常被过擦除、通过擦除状态902的擦除操作之后，实现 了分布900。在擦除操作中，在其源极端和/或漏极端向NAND串施加一个或更多个擦除脉 冲，直至被擦除的存储元件的阈值电压过渡至低于擦除验证电平Vv-erase，该擦除验证电 平Vv-erase在一种方法中可以为OV或接近0V。当对于块完成擦除操作时，可以执行如下 软件编程操作：诸如经由字线向存储元件的控制栅极施加一个或更多个正电压脉冲，以将 在分布900中接近或低于软件编程（SPGM)验证电平Vv-spgm的存储元件的一些或全部的 阈值电压增加至擦除状态902。例如，可以对存储元件的一小部分进行软件编程以使其具 有高于Vv-spgm的Vth，在Vv-spgm点处软件编程结束，而使其它存储元件中的大多数具有 接近但低于Vv-spgm的Vth。Vv-spgm通常高于或等于Vv-erase。软件编程操作有利地产 生狭窄的擦除状态分布902。当完成软件编程操作时，可以通过分别使用验证电平VvA、VvB 以及VvC来发生编程至更高的数据状态，诸如状态A、B以及C。随后的读取操作可以使用 电平 VreadA、VreadB 以及 VreadC。
[0150] 图9C描绘另一示例擦除操作的软件擦除状态和较高数据状态的阈值电压分布。 在该方法中，在软件擦除之后达到擦除状态910。在一个选项中，不执行软件编程。在图9B 和图9C中，Vv-erase可以相同或不同。
[0151] 图IOA至图101描绘擦除操作的擦除验证迭代的擦除部分期间的示例电压。擦除 操作可以包括多个擦除验证迭代，例如诸如结合图12至图14所讨论的EV0、EV1、EV2……。 每个擦除验证迭代可以包括擦除部分（或迭代）和接着的验证部分（或迭代）。另外，每 个擦除部分可以具有多个电平。在一种方法中，使用双电平擦除部分。另外，擦除操作可以 包括单侧擦除或双侧擦除。单侧擦除经由位线向NAND串的漏极端施加电压以对NAND串充 电，而NAND串的源极端不用于对NAND串充电。双侧擦除经由漏极端和源极端二者对NAND 串充电。双侧擦除或两侧擦除比单侧擦除快但需要较大的芯片尺寸。通常，擦除部分可以 包括三个部分：准备阶段（t0至t2);充电阶段（t2至t4);以及擦除阶段（t4至t7)。
[0152] 图IOA至图101具有公共的时间轴，但是时间增量未必等间隔以及附图未必按比 例。
[0153] 图IOA描绘对于单侧擦除或双侧擦除的位线的示例电压。选中的位线与待在当前 擦除迭代期间被擦除的存储单元或NAND串通信，而未选中的位线不与待在当前擦除迭代 期间被擦除的存储单元或NAND串通信。对于选中的位线（波形1000)，电压Vbl_selected 在to至tl从例如Vss = OV增加至Vgidl，然后在t2至t3从Vgidl增加至Verase，从t3 至t6被设置在Verase，然后在t6至t7从Verase降低至Vss。将Vbl_selected从Vss = OV增加至Vgidl使得在S⑶漏极边缘生成空穴。对于未选中的位线（波形1002)，电压Vbl_ unselected 在 t2 至 t3 从 Vss 增加至 Vbl_inhibit，在 t3 至 t6 被设置在 Vbl_inhibit，然 后在t6至t7从Vbl_inhibit降低至Vss。示例电压为：Verase = 15V至20V以及Vgidl =IOV0
[0154] 图IOB描绘对于单侧擦除或双侧擦除的SGD晶体管的示例电压。选中的SGD晶体 管与待在当前擦除迭代期间被擦除的存储单元或NAND串通信，而未选中的SGD晶体管不与 待在当前擦除迭代期间被擦除的存储单元或NAND串通信。对于选中的SGD晶体管（波形 1006)，电压 Vsgd_selected 在 t2 至 t3 从 Vss 增加至 Verase-Vgidl，从 t3 至 t6 被设置在 Verase-Vgidl，然后在 t6 至 t7 从 Verase-Vgidl 降低至 Vss。Verase-Vgidl 表不 Verase 与 Vgidl之差。对于未选中的S⑶晶体管（波形1004)，电压Vsgd_unselected在t2至t3从 Vss 增加至 Verase-Vrev，从 t3 至 t6 被设置在 Verase-Vrev，然后在 t6 至 t7 从 Verase-Vrev 降低至Vss。Verase-Vrev表不Verase与Vrev之差。不例电压电平为：Vrev = 2V至3V; Verase-Vrev = 17V 至 18V ;以及 Verase-Vgidl = 10V。"rev" 表不反向偏置。
[0155] 图IOC描绘对于单侧擦除的SGS晶体管的示例电压。对于单侧擦除，SGS晶体管 处于非导通状态使得源极线不与NAND串通信。对于SGS晶体管（波形1008)，电压在t0至 tl从Vss增加至Vsgs_off，从tl至t6被设置在Vsgs_off，然后在t6至t7从Vsgs_off降 低至Vss。示例电压电平为：Vsgs_off = 10V。
[0156] 图IOD描绘对于单侧擦除的SL的示例电压。对于源极线（SL)(波形1010)，电压 在t0至tl从Vss增加至Vsl_com，从tl至t6被设置在Vsl_com，然后在t6至t7从Vsl_ com降低至Vss。示例电压电平为：Vsl_com= 12V。"sl_com"表示用于单侧擦除的公共源 极线或相连的源极线。
[0157] 图IOE描绘对于单侧擦除或双侧擦除的WL的示例电压。选中的字线（WL)与待在 待当前擦除迭代期间被擦除的存储单元或NAND串通信，而未选中的WL不与待在当前擦除 迭代期间被擦除的存储单元或NAND串通信。对于选中的WL(波形1014)，使得电压Vwl_ selected能够在t2至t3从Vss = OV浮动更高至升高的电平，然后从t3至t4保持在升 高的电平，然后在t4至t5从升高的电平降低至Vss，以及从t5至t7被设置在Vss。对于 未选中的WL(波形1012)，使得电压Vwl_unselected能够在t2至t3从Vss = OV浮动更 高至升高的电平，然后从t3至t6保持在升高的电平，然后在t6至t7从升高的电平降低至 Vss。升高的电平可以接近Verase。WL电压由于来自Vpillar的电容f禹合而被浮动更高。
[0158] 图IOF描绘对于单侧擦除或双侧擦除的柱状电压，其示出了在增加 Vgidl时的选 项（虚线）。Vpillar或Vchannel是NAND串沟道中的代表电压。如果Vgidl足够高例如5V 或更高，则可以看见从tl至t2时Vpillar的增加（波形1018)。还参见图12至图14,图 12至图14示出了在连续的擦除迭代期间增加 Vgidl的电平使得Vpillar可以很快达到充 电电平的示例。当位线上的Verase从t2至t3增加时，Vpillar被充电至例如接近Verase 的电平。对于选中的WL和未选中的WL二者，Vpillar从t3至t6被保持在充电电平以及 从t6至t7降低返回Vss。波形1016代表其中从tl至t2时Vgidl不足够高以使Vpillar 明显增加的情况。替代地，Vpillar从t2至t3增加。
[0159] 具体地，Vbl具有初始电平（Vgidl)和最终的峰值电平（Verase)。此外，Vsgd(选 中的）具有初始电平（OV)和最终的峰值电平Vrease-Vgidl。因此，可以将Vbl与Vsgd之 间的电位差保持不变直至完成擦除事件。关于Vgidl，其可以例如为10V。因为选通结以 10V(Vbl与Vsgd之间的电位差）被反向偏置，所以在BL结附近将生成电子空穴对。电子被 电场移走，并且在BL端子处被聚集；而空穴将浮动至沟道并帮助对沟道电位充电。给定足 够长的预充电时间，Vpillar在被进一步升压至接近Verase之前从tl至t2被升压至接近 Vgidl。在tl至t2之间发生充电时，Vpillar将很快达到其峰值。如果Vgidl不足够大， 则特定NAND串未必能够充电至最终的Vbl (Verase)。因此，帮助沟道隧道中的空穴到达电 荷俘获层的隧穿场（或Vchannel与Vss之间的电位差）也不足够大。该问题可以通过如 本文描述地增加 Vgidl来避免（参见图9A、图13和图14)。
[0160] 图IOG描绘对于单侧擦除或双侧擦除的、被擦除的存储单元的阈值电压（Vth)。在 Vwl_selected降低时（波形1014)从t4至t5发生Vth的降低（波形1020)。Vth通常在 A状态、B状态或C状态下处于某个非零电平，例如高于0V，可能为IV至6V。
[0161] 图IOH描绘对于双侧擦除的SL的示例电压。选中的源极线（SL)与待在当前擦 除迭代期间被擦除的存储单元或NAND串通信，而未选中的SL不与待在当前擦除迭代期间 被擦除的存储单元或NAND串通信。对于双侧擦除，SL电压可以与Vbl相同。对于选中的 SL (波形1030)，电压Vsl_selected在t0至tl从Vss = OV增加至Vgidl,然后在t2至t3 从Vgidl增加至Verase，从t3至t6被设置在Verase，然后在t6至t7从Verase降低至 \^8。将￥81_8616(^6(1从￥88 = 0￥增加至\^丨(11使得在363源极边缘生成空穴。对于未 选中的 SL (波形 1032)，电压 Vsl_unselected 在 t2 至 t3 从 Vss 增加至 Vbl_inhibit，从 t3 至t6被设置在Vbl_inhibit，然后在t6至t7从Vbl_inhibit降低至Vss。
[0162] 图101描绘对于双侧擦除的SGS晶体管的示例电压。选中的SGS晶体管与具有待 在当前擦除迭代期间被擦除的一个或更多个存储单元的NAND串关联，而未选中的SGS晶体 管与不具有待在当前擦除迭代期间被擦除的存储单元的NAND串关联。对于双侧擦除，SGS 晶体管电压可以与SGD晶体管电压相同。
[0163] 对于选中的SGS晶体管（波形1036)，电压Vsgs_selected在t2至t3从Vss增加 至 Verase-Vgidl，从 t3 至 t6 被设置在 Verase-Vgidl，然后在 t6 至 t7 从 Verase-Vgidl 降 低至Vss。对于未选中的SGS晶体管（波形1034)，电压Vsgs_unselected在t2至t3从Vss 增加至 Verase-Vrev，从 t3 至 t6 被设置在 Verase-Vrev，然后在 t6 至 t7 从 Verase-Vrev 降低至Vss。
[0164] 通常，在具有通过位的抑制的单侧擦除中，所有的SL相连在一起。与已经通过验 证电平的位的子集通信的BL被称作未选中的BL或抑制的BL，与需要经受进一步擦除的位 的子集通信的BL被称作选中的BL。在擦除迭代的第一（准备）阶段期间，选中的BL以 Vgidl (例如10V)被偏置。因此，BL侧选择设备（S⑶晶体管）的选通结看见Vgidl并生成 GIDL电流。
[0165] 根据选择栅极的漏极电压（Vd)与栅极电压（Vg)之间的偏置差（Vdg = Vd-Vg)来 确定在选择栅极处的GIDL电流。可以通过J = A*ES*exp (-B/Es)来对GIDL电流密度建模， 其中Es为在表面处的横向电场，Es=(Vdg+C)/Tox。因此，J = A' ^KVdg+Oexpd' / (Vdg+C))，其中A'、B'以及C是根据一些物理参数确定的常量。通常，选择栅极的 Vdg?Vth以获得相当大的GIDL电流。在一种配置中，生成用于约一毫秒的擦除脉冲宽度的 足够的GIDL需要Vdg>5V。在Vdg很小时，GIDL可忽略并且不能对抑制的沟道充电以引起 擦除。
[0166] 未选中的BL以Vbljnhibit被偏置。例如，如果选中的BL以20V (Verase)被偏 置以具有用以对沟道充电的足够大的GIDL电流，则S⑶可能需要以IOV(Verase-Vgidl)被 偏置。如果未选中的BL以OV(Vss)被偏置，则未选中的SGD将处于在擦除期间会引入严重 泄漏的导通状态。
[0167] 公共SL以Vsl_com被偏置，SGS晶体管以Vsgs_off被偏置。SL偏置（Vsl_com) 可以比SGS偏置（Vsgs_off)略大，例如12V与10V，使得沟道在与选中的BL和未选中的BL 二者通信的NAND串的源极侧被截止，但具有小的关断泄漏。为了避免在SL侧结中发生击 穿，将Vsl_c〇m和Vsgs_〇ff升高至比升压后的沟道电位（例如20V)低约IOV的电压（例 如 10V)。
[0168] 在擦除迭代的第二（充电）阶段期间，将选中的BL的BL侧选择设备（SGD晶体 管）的选通结保持在Vgidl，使得空穴生成被保持并且将柱状电位（Vpillar)升高至接近 Verase。未选中的S⑶晶体管以Verase-Vrev被偏置，未选中的BL以Vbl_inhibit被偏置， 未选中的BL的电平可以比未选中的S⑶晶体管偏置（Verase-Vrev)略高，这可能导致小的 关断泄漏。此外，对于与选中的BL通信的未选中的NAND串，存在也导致关断泄漏的选通结 上的反向偏置（Vrev)。反向泄漏（GIDL电流）应当高于约IOpA以能够对沟道完全充电并 且避免其中擦除速度不受GIDL电流限制的情形。以适当的电平诸如约2V至3V被偏置的 Vrev应当能够完全消除对沟道充电。
[0169] 在擦除迭代的第三（擦除）阶段期间，选中的CG线（WL)被拉低至Vss。在选中的 串中，至单元的电荷俘获层的空穴注入被完成。在与选中的BL通信的未选中的串中，对于 共享相同CG/WL的位如选中的串中的位，在BL侧的选通结偏置为Vrev。该选通结偏置不足 够大以生成用以对未选中的沟道完全充电的足够大的电流。即使CG被强迫至Vss，仍然可 以抑制与选中的BL通信的未选中的串防止其被擦除。有时，可以能够使用这样的关断泄漏 对未选中的沟道进行不完全充电，然而，擦除速度可能受GIDL电流的限制。因此，可以不完 全地抑制与选中的BL通信的未选中的串防止其被擦除。对于未选中的（抑制的）BL，因为 BL偏置（Vbljnhibit)比S⑶偏置（Verase-Vrev)刚刚大，所以泄漏不足够大以完全地对 沟道充电。此外，BL偏置不足够大以干扰抑制的位。因此，成功地抑制了在与未选中的BL 通信的NAND串中通过了擦除验证电平的位。
[0170] 具有通过位的抑制的双侧擦除与单侧擦除的情况相似但具有一些不同。例如，SL 被独立地控制而不是相连在一起。与通过验证电平的位通信的SL被称作未选中的SL或抑 制的SL，具有需要经受进一步擦除的位的SL被称作选中的SL。在擦除迭代的第一阶段期 间，选中的BL和选中的SL以Vgidl (例如10V)被偏置。因此，BL侧和SL侧的选择晶体管 (分别为S⑶晶体管和SGS晶体管）的选通结看见Vgidl并从NAND串的两侧生成GIDL电 流。未选中的BL和SL分别以Vbljnhibit和Vsljnhibit被偏置。
[0171] 在擦除迭代的第二阶段期间，BL侧和SL侧的选择设备（分别为SGD晶体管和 SGS晶体管）的选通结被保持在Vgidl，使得空穴生成被维持并且柱状电位被升高至接近 Verase。未选中的SGS晶体管和SGS晶体管以Verase-Vrev被偏置，未选中的BL和未选中 的SL分别以Vbljnhibit和Vsljnhibit被偏置。这些电平可以比未选中的S⑶晶体管 或SGS晶体管的偏置（Verase-Vrev)略高，这可能导致小的关断泄漏。此外，对于与选中的 BL或选中的SL通信的未选中的NAND串，在选通结上存在反向偏置（Vrev)，这也导致关断 泄漏。反向泄漏（GIDL电流）应当在约IOpA以上以能够对沟道完全充电并且避免擦除速 度不受GIDL电流限制的情形。以适当电平例如2V至3VV被偏置的Vrev应当能够消除对 沟道完全充电。
[0172] 在擦除迭代的第三阶段期间，选中的CG线（WL)被拉低至Vss。在选中的串中，至 单元的电荷俘获层的空穴注入被完成。在与选中的BL或选中的SL通信的未选中的串中， 对于共享相同CG/WL的位如选中的串中的位，在BL侧和WL侧的选通结偏置为Vrev。该选 通结偏置不足够大以生成用以对未选中的沟道完全充电的足够大的电流。即使CG被强迫 至Vss，仍然可以能够抑制与选中的BL通信的未选中的串。有时，可以能够使用这样的关 断泄漏对未选中的沟道进行不完全地充电，然而，擦除速度可能受GIDL电流的限制。因此， 可以不完全地抑制与选中的BL或选中的SL通信的未选中的串。对于未选中的（抑制的） BL或未选中的SL，因为BL偏置（Vbljnhibit)或SL偏置（Vsl_inhibit，相应地）比S⑶ 晶体管或SGS晶体管的偏置（Verase-Vrev)刚刚大，所以泄漏不足够大以对沟道完全充电。 此外，BL偏置或SL偏置不足够大以干扰抑制的位。因此，成功地抑制了在与未选中的BL或 未选中的SL通信的NAND串中通过了验证电平的位。
[0173] 图IlA至图IlC描绘擦除操作的擦除验证迭代的验证部分期间的电压。图IlA描 绘位线电压1100。图IlB描绘SGS晶体管和S⑶晶体管的电压1102。图IlC描绘未选中 的字线电压1104和选中的字线电压1106。在验证部分期间，使用感测电路感测NAND串的 选中的集合以确定选中的存储单元的阈值电压是否通过了验证测试。在感测期间，将Vbl 设置为感测电压Vsense (图IlA中的波形1100)。将Vsgs和Vsgd(图IlB中的波形1102) 设置为使它们导通的电平诸如Vsg。可以将Vsgs和Vsgd设置为相同的或不同的电平。将 Vwl_unselected(图IlC中的波形1104)设置为用以使得未选中的存储单元处于导通状态 的足够高的电平，例如8V。将Vwl_selected(图IlC中的波形1106)设置为Vv-erase。连 接至NAND串的感测电路感测NAND串是否处于导通状态，其中导通状态表示NAND串的选中 的存储单元已经被擦除并从而通过验证测试。
[0174] 在一种方法中，验证部分包括对连接至一个BL (例如BL子集）的选中的NAND串 一次执行验证测试。图IlA至图IlC具有公共的时间轴，但是时间增量未必等间隔并且附 图未必按比例。
[0175] 图12描绘擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase增加直至达到 擦除操作在此结束的点Verase_max。波形1200代表多个擦除验证迭代EV0、EV1、EV2……。 每个擦除验证迭代包括擦除脉冲1201至1205以及后面的幅度为Vv-erase的验证脉冲 诸如1209。擦除脉冲具有两个电平。第一电平是Vgidl，第二电平是Verase。在该示例 中，Verase在每个迭代中以步长Verase_step增加，使得擦除脉冲1201具有峰值幅度 VeraseO,擦除脉冲1202具有峰值幅度Verasel，擦除脉冲1203具有峰值幅度Verase2,擦 除脉冲1204具有峰值幅度Verase3,擦除脉冲1205具有峰值幅度Verase_max-Verase 的最大容许电平。在这种情况下，在擦除操作中相对较快地达到最大擦除电压。
[0176] 图13描绘擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase增加直至满足 验证条件，然后Vgidl增加直至达到Vgidl_max，然后Verase再次增加直至达到擦除操作在 此结束的点Verase_max。波形1300代表多个擦除验证迭代EV0、EV1、EV2……。每个擦除 验证迭代包括擦除脉冲1301至1308或擦除迭代以及后面的幅度为Vv-erase的验证脉冲 诸如1309。擦除脉冲具有两个电平。首先，中间电平是Vgidl，第二电平是Verase。在该 示例中，Verase在其中一些迭代期间增加（以步长Verase_step)。特别地，擦除脉冲1301 具有峰值幅度VeraseO,擦除脉冲1302具有峰值幅度Verasel,擦除脉冲1303具有峰值幅 度Verase2。另外，在擦除脉冲1301至1303中将Vgidl固定在起始电平VgidlO。Verase 在接下来的三个擦除验证迭代期间不增加。替代地，Vgidl开始以步长Vgidl_step增加， 使得擦除脉冲1304具有电平Vgidl 1，擦除脉冲1305具有电平Vgidl2,擦除脉冲1306具有 电平Vgidl_max--Vgidl的最大容许电平。擦除脉冲的峰值电平在擦除验证迭代1304至 1306期间为Verase2。在接下来的擦除验证迭代1307和1308期间，Verase再次增加，而 Vgidl固定在Vgidl_max。擦除脉冲1307具有峰值电平Verase3,擦除脉冲1308具有峰值 电平Verase_max。该示例的优点为：增加 Vgidl的电平继续擦除存储单元而不增加 Verase 以继续移动单元使其更近以满足验证条件。
[0177] Vgidl的步长可以固定或变化。在一种方法中，第一步骤与随后的步骤相比相对较 长。在相同或不同的迭代期间增加 Vgidl和Verase二者解决了缓慢擦除位的问题而不着 重于快速擦除位。缓慢擦除位的一个原因是不足以对沟道充电的GIDL电流，这可以通过增 加 Vgidl来解决。不足够的GIDL电流可能是由选择栅极结的制造变化引起的。缓慢擦除 位的另一个原因是不足够的隧穿场，这可以通过增加 Verase来解决。不足够的隧穿场可能 是由MONOS的制造变化引起的。
[0178] 图14描绘擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase增加直至达到 Verase_max，然后Vgidl增加直至达到Vgidl_max。在这种情况下，Vgidl的增加未必基于满 足验证条件。替代地，Vgidl的增加基于Verase达到Verase_max。该方法使用在Verase_ max处的附加迭代以试图成功地完成擦除操作。限制Verase以防止损坏，而增加 Vgidl的 电平继续擦除存储单元从而移动单元使其更近以满足验证条件。波形1400代表多个擦除 验证迭代EV0、EV1、EV2……。每个擦除验证迭代包括擦除脉冲1401至1408以及后面的幅 度为Vv-erase的验证脉冲诸如1409。擦除脉冲具有两个电平。第一电平是Vgidl，第二 电平是Verase。在该示例中，Verase在连续的迭代1401至1405中增加（以步长Verase_ step)直至达到Verase_max。在下一迭代1406中，Vgidl在每个连续的迭代1406至1408 期间增加直至达到Vgidl_max或验证条件满足。
[0179] 因此，执行每个擦除迭代可以包括将位线的电压从起始电平（Vss)升高至中间电 平（Vgidl),并且将位线的电压从中间电平（Vgidl)升高至峰值电平（Verase)。另外，在位 线的电压处于起始电平和中间电平时，可以控制SGD晶体管的控制栅极以提供SGD晶体管 的、用以在NAND串中生成栅极感应漏极泄漏（GIDL)电流的足够高的栅极漏极电压。对于 S⑶晶体管，晶体管的漏极连接至位线并与位线通信，晶体管的源极与NAND串沟道通信。栅 极漏极电压从而为Vsgd-Vbl。对于SGS晶体管，晶体管的漏极连接至源极线并与源极线通 信，晶体管的源极与NAND串沟道通信。栅极漏极电压从而为Vsgs-Vbl。
[0180] 执行每个擦除迭代还包括在多个擦除迭代中的至少一个擦除迭代（例如1304至 1306、1406至1408)期间增加中间电平。
[0181] 可以在多个擦除迭代中的连续的擦除迭代（例如1304至1306、1406至1408)期 间增加中间电平（Vgidl),直至中间电平达到相应的最大容许电平（Vgidl_max)或直至擦 除操作结束，以先发生者为准。
[0182] 在多个擦除迭代中中间电平被增加的至少一个擦除迭代之前，中间电平在多个擦 除迭代中的至少一个擦除迭代（例如1302、1303、1402至1405)期间未必增加。
[0183] 擦除操作可以包括：在多个擦除迭代中中间电平（Vgidl)被增加的至少一个擦除 迭代之前，在多个擦除迭代中的至少一个擦除迭代（例如1302、1303、1402至1405)期间增 加峰值电平（Verase);以及在多个擦除迭代中中间电平被增加的至少一个擦除迭代期间， 停止增加峰值电平。
[0184] 擦除操作可以包括：在多个擦除迭代中中间电平被增加的至少一个擦除迭代之 后，在多个擦除迭代中的随后的擦除迭代（1307、1308)期间停止增加中间电平并且重新开 始增加峰值电平（Verase)。
[0185] 擦除操作可以包括：在上述重新开始之后继续增加峰值电平（Verase)，直至峰值 电平达到相应的最大容许电平（Verasejnax)或直至擦除操作结束，以先发生者为准。
[0186] 可以响应于中间电平达到相应的最大容许电平（Vgidl_max)而停止增加中间电 平。
[0187] 擦除操作可以包括：对于存储单元的集合执行验证测试；以及确定未通过验证测 试的存储单元的数目，其中如果未通过验证测试的存储单元的数目在一个最大容许数目 (N2)以下，则在多个擦除迭代中的至少一个擦除迭代期间发生中间电平的增加。擦除操作 可以包括：如果未通过验证测试的存储单元的数目在另一最大容许数目（NI)以下，则结束 对于存储单元的集合的擦除操作，其中所述另一最大容许数目（NI)小于所述一个最大容 许数目（N2)。
[0188] 擦除操作可以包括：在多个擦除迭代中的连续的擦除迭代期间增加峰值电平，直 至峰值电平达到相应的最大容许电平（Verase_max)，其中中间电平的增加响应于峰值电平 达到相应的最大容许电平而在多个擦除迭代中的至少一个擦除迭代期间发生。
[0189] 擦除操作可以包括：在位线的电压处于中间电平和峰值电平时，通过控制SGD晶 体管的控制栅极的电压来将SGD晶体管的栅极漏极电压保持在最大容许电压以下。另外， 在多个擦除迭代中的至少一个擦除迭代期间增加中间电平可以在多个擦除迭代中的预定 擦除迭代处发生。
[0190] 另一选项是在一个或更多个相同擦除迭代期间增加 Vgidl和Verase。
[0191] 本文中所描述的技术的优点包括以下能力：通过省略软件编程、使用擦除电平 (Vv-erase)代替软件程序验证电平（Vv-spgm)、增加读取边缘、降低连接的SiN区域中的可 能的横向电场以及降低P/E循环应力导致的劣化来降低最大验证电平、避免对通过位的过 擦除和使擦除分布变紧以及避免选择设备的结的过应力。各种实现包括：使用抑制通过位 的子集的软件擦除、使用抑制通过位的子集的单侧软件擦除，使用抑制通过位的子集的选 择性BL子块单侧软件擦除；使用抑制通过位的子集的选择性SGD线子块单侧软件擦除；使 用抑制通过位的子集的选择性WL子块单侧软件擦除；使用抑制通过位的子集的块单侧软 件擦除；使用抑制通过位的子集的双侧软件擦除，使用抑制通过位的子集的选择性SGD线 子块双侧软件擦除；使用抑制通过位的子集的选择性WL子块双侧软件擦除；使用抑制通过 位的子集的选择性块双侧软件擦除，以及使用抑制通过位的子集的可控GIDL软件擦除。
[0192] 在一种实施方式中，一种用于执行3D堆叠式非易失性存储设备中的擦除操作的 方法，包括：(a)对于至少一个NAND串中的存储单元的集合执行擦除操作的多个擦除迭代 中的每个擦除迭代，至少一个NAND串包括选择栅极漏极（SGD)晶体管以及与位线通信的 漏极侧端，SGD晶体管包括与漏极侧端通信的漏极，并且SGD晶体管包括控制栅极，所述执 行每个擦除迭代包括，（i )，将位线的电压从起始电平（Vss)升高至中间电平（Vgidl)， (ii )，将位线的电压从中间电平（Vgidl)升高至峰值电平（Verase)，（iii)，在位线的电压 处于起始电平和中间电平时，控制SGD晶体管的控制栅极以提供SGD晶体管的、用以在至少 一个NAND串中生成栅极感应漏极泄漏（GIDL)电流的足够高的栅极漏极电压；以及（b)在 多个擦除迭代中的至少一个擦除迭代期间增加中间电平。
[0193] 在另一实施方式中，3D堆叠式非易失性存储设备包括：位线；在至少一个NAND串 中的存储单元的集合，至少一个NAND串包括选择栅极漏极（SGD)晶体管以及与位线通信的 漏极侧端，SGD晶体管包括与漏极侧端通信的漏极，并且SGD晶体管包括控制栅极；以及控 制电路，为了对于存储单元的集合执行擦除操作的多个擦除迭代中的每个擦除迭代，控制 电路：将位线的电压从起始电平（Vss)升高至中间电平（Vgidl);将位线的电压从中间电 平（Vgidl)升高至峰值电平（Verase);在位线的电压处于起始电平和中间电平时，控制SGD 晶体管的控制栅极以提供SGD晶体管的、用以在至少一个NAND串中生成栅极感应漏极泄漏 (GIDL)电流的足够高的栅极漏极电压；以及控制电路在多个擦除迭代中的至少一个擦除 迭代期间增加中间电平。
[0194] 在另一实施方式中，一种用于执行3D堆叠式非易失性存储设备中的擦除操作的 方法，包括：对于至少一个NAND串中的存储单元的集合执行擦除操作的多个擦除迭代中 的擦除迭代，所述执行擦除迭代包括将与至少一个NAND串通信的位线的电压从起始电平 (Vss)升高至中间电平（Vgidl)，并且将位线的电压从中间电平（Vgidl)升高至峰值电平 (Verase);对于存储单元的集合执行验证测试；基于验证测试确定是否满足验证条件，验 证条件表示存储单元的集合的擦除操作的进展；如果满足验证条件，则在多个擦除迭代的 下一擦除迭代期间增加中间电平，如果不满足验证条件，则在多个擦除迭代中的下一擦除 迭代期间不增加中间电平。
[0195] 已经出于说明和描述的目的呈现了本发明的在前详细描述。所述详细描述并不意 在穷举或将本发明限制为所公开的确切形式。根据以上教导可以进行很多修改和变型。选 择所描述的实施方式以最佳地解释本发明的原理及其实际应用，从而使得本领域普通技术 人员能够适合所构思的特定应用而在各种实施方式中和与各种修改一起最佳地利用本发 明。意在由所附权利要求来限定本发明的范围。
【权利要求】
1. 一种用于执行3D堆叠式非易失性存储设备中的擦除操作的方法，包括： 对于至少一个NAND串（NSO至NS8)中的存储单元的集合（126)执行所述擦除操作的 多个擦除迭代中的每个擦除迭代（1201至1205、1301至1308、1401至1408)，所述至少一 个NAND串包括选择栅极漏极（S⑶）晶体管（S⑶0至S⑶7)以及与位线（BLO、BL1)通信的 漏极侧端（DSE0至DSE7)，所述S⑶晶体管包括与所述漏极侧端通信的漏极，并且所述SOT 晶体管包括控制栅极，所述执行每个擦除迭代包括： 将所述位线的电压从起始电平（Vss)升高至中间电平（Vgidl); 将所述位线的电压从所述中间电平（Vgidl)升高至峰值电平（Verase); 在所述位线的电压处于所述起始电平和所述中间电平时，控制所述SGD晶体管的所述 控制栅极以提供所述SGD晶体管的、用以在所述至少一个NAND串中生成栅极感应漏极泄漏 (GIDL)电流的足够高的栅极漏极电压；以及 在所述多个擦除迭代中的至少一个擦除迭代期间增加所述中间电平。
2. 根据权利要求1所述的方法，其中： 在所述多个擦除迭代中的连续的擦除迭代期间增加所述中间电平，直至所述中间电平 达到相应的最大容许电平（Vgidl_max)或直至所述擦除操作结束，以先发生者为准。
3. 根据权利要求2所述的方法，还包括： 在所述多个擦除迭代中所述中间电平被增加的至少一个擦除迭代之前，在所述多个擦 除迭代中的至少一个擦除迭代期间增加所述峰值电平；以及 在所述多个擦除迭代中所述中间电平被增加的至少一个擦除迭代期间停止增加所述 峰值电平。
4. 根据权利要求3所述的方法，还包括： 在所述多个擦除迭代中所述中间电平被增加的至少一个擦除迭代之后，在所述多个擦 除迭代中的随后的擦除迭代期间停止增加所述中间电平并且重新开始增加所述峰值电平。
5. 根据权利要求4所述的方法，其中： 在所述重新开始增加所述峰值电平之后继续增加所述峰值电平，直至所述峰值电平达 到相应的最大容许电平（Verasejnax)或直至所述擦除操作结束，以先发生者为准。
6. 根据权利要求1所述的方法，其中： 在所述多个擦除迭代中所述中间电平被增加的至少一个擦除迭代之前，在所述多个擦 除迭代中的至少一个擦除迭代期间不增加所述中间电平。
7. 根据权利要求1所述的方法，还包括： 对于所述存储单元的集合执行验证测试；以及 确定未通过所述验证测试的所述存储单元的数目，如果未通过所述验证测试的所述存 储单元的数目在一个最大容许数目（N2)以下，则发生所述在所述多个擦除迭代中的至少 一个擦除迭代期间增加所述中间电平；以及 如果未通过所述验证测试的所述存储单元的数目在另一最大容许数目（N1)以下，则 结束对于所述存储单元的集合的所述擦除操作，其中，所述另一最大容许数目（N1)小于所 述一个最大容许数目（N2)。
8. 根据权利要求1所述的方法，还包括： 在所述多个擦除迭代中的连续的擦除迭代期间增加所述峰值电平，直至所述峰值电平 达到相应的最大容许电平（Verasejnax)，所述在所述多个擦除迭代中的至少一个擦除迭代 期间增加所述中间电平响应于所述峰值电平达到所述相应的最大容许电平而发生。
9. 根据权利要求1所述的方法，还包括： 在所述位线的电压处于所述中间电平和所述峰值电平时，通过控制所述SGD晶体管的 所述控制栅极的电压来将所述SGD晶体管的所述栅极漏极电压保持在最大容许电压以下。
10. 根据权利要求1所述的方法，其中： 所述在所述多个擦除迭代中的至少一个擦除迭代期间增加所述中间电平在所述多个 擦除迭代中的预定擦除迭代处发生。
11. 根据权利要求1所述的方法，其中： 所述至少一个NAND串包括选择栅极源极（SGS)晶体管以及与源极（SLO、SL1)通信的 源极侧端（SSE0至SSE3)，所述SGS晶体管包括与所述源极侧端通信的源极，并且所述SGS 晶体管包括控制栅极，所述执行每个擦除迭代还包括： 将源极线的电压从相应的起始电平（Vss)升高至相应的中间电平（Vgidl); 将所述源极线的电压从所述相应的中间电平（Vgidl)升高至相应的峰值电平 (Verase)； 在所述源极线的电压处于所述相应的起始电平和所述相应的中间电平时，控制所述 SGS晶体管的所述控制栅极以提供所述SGS晶体管的、用以在所述至少一个NAND串中生成 栅极感应漏极泄漏（GIDL)电流的足够高的栅极漏极电压；以及 在所述多个擦除迭代中的至少一个擦除迭代期间增加所述相应的中间电平。
12. -种3D堆叠式非易失性存储设备，包括： 位线（BL0、BL1); 在至少一个NAND串（NS0至NS7)中的存储单元的集合（126)，所述至少一个NAND串 包括选择栅极漏极（SGD)晶体管以及与所述位线通信的漏极侧端（DSE0至DSE7)，所述SGD 晶体管包括与所述漏极侧端通信的漏极，并且所述S⑶晶体管包括控制栅极；以及 控制电路（110、122、124、126、128、130、132)，为了对于存储单元的集合执行擦除操作 的多个擦除迭代中的每个擦除迭代（1201至1205、1301至1308、1401至1408)，所述控制电 路：将所述位线的电压从起始电平（Vss)升高至中间电平（Vgidl);将所述位线的电压从所 述中间电平（Vgidl)升高至峰值电平（Verase);在所述位线的电压处于所述起始电平和所 述中间电平时，控制所述SGD晶体管的所述控制栅极以提供所述SGD晶体管的、用以在所述 至少一个NAND串中生成栅极感应漏极泄漏（GIDL)电流的足够高的栅极漏极电压；以及所 述控制电路在所述多个擦除迭代中的至少一个擦除迭代期间增加所述中间电平。
13. 根据权利要求12所述的3D堆叠式非易失性存储设备，其中： 所述中间电平在所述多个擦除迭代中的连续的擦除迭代期间被增加，直至所述中间电 平达到相应的最大容许电平（Vgidl_max)或直至所述擦除操作结束，以先发生者为准；以 及 在所述多个擦除迭代中所述中间电平被增加的至少一个擦除迭代之前，所述中间电平 在所述多个擦除迭代中的至少一个擦除迭代期间不被增加。
14. 根据权利要求12所述的3D堆叠式非易失性存储设备，其中，所述控制电路： 对于所述存储单元的集合执行验证测试；以及 确定未通过所述验证测试的所述存储单元的数目，如果未通过所述验证测试的所述存 储单元的数目在一个最大容许数目（N2)以下，则发生所述中间电平在所述多个擦除迭代 中的至少一个擦除迭代期间的增加。
15.根据权利要求12所述的3D堆叠式非易失性存储设备，其中，所述控制电路： 在所述多个擦除迭代中所述中间电平被增加的至少一个擦除迭代之前，在所述多个擦 除迭代中的至少一个擦除迭代期间增加所述峰值电平；以及 在所述多个擦除迭代中所述中间电平被增加的至少一个擦除迭代期间，停止增加所述 峰值电平。
【文档编号】G11C16/34GK104428837SQ201380020581
【公开日】2015年3月18日 申请日期:2013年4月15日 优先权日:2012年4月18日
【发明者】西颖·科斯塔, 李海波, 东谷政昭, 曼·L·木伊 申请人:桑迪士克技术有限公司