嵌入式芯片测试方法及系统与流程

本发明涉及芯片测试领域，尤其涉及一种嵌入式芯片测试方法及系统。

背景技术：

嵌入式存储器IP不存在外部引脚，能够节省焊盘(PAD)空间以及引脚所占据的空间，因此广泛应用于系统级芯片(SOC)中。

在实际应用中，在嵌入式存储器出厂之前，可以对嵌入式存储器的功能进行测试，以获知当前的嵌入式存储器是否能够正常工作。由于嵌入式存储器没有引脚，只有电极触点，因此无法直接通过现有的芯片测试装置对其进行测试。

在现有技术中，通常采用内建自测试(Built In Self Test，BIST)来间接地对嵌入式存储器进行测试，通过探针卡以及连接导线等将嵌入式存储器与测试装置连接，从而对嵌入式存储器进行测试。

然而，在采用现有的BIST方法对嵌入式存储器进行测试时，测试装置的输入和输出端口均存在时延，存在测试时延较长的问题，导致无法进行高速频率测试。

技术实现要素：

本发明实施例解决的问题是如何减少嵌入式芯片的测试时延，提升测试速度。

为解决上述问题，本发明实施例提供一种嵌入式芯片测试系统，包括：测试仪、测试平台以及锁存器，其中：

所述测试仪，适于生成测试信号并通过测试信号输出端输出；

所述测试平台，包括：测试信号输入端、锁存控制端以及测试结果输出端，其中：所述测试信号输入端分别与所述测试仪的测试信号输出端及所述嵌入式芯片的测试信号输入端耦接，所述锁存控制端与所述锁存器耦接；所 述测试结果输出端与所述测试仪的测试结果输入端耦接；

所述锁存器，包括：响应信号输入端，与所述嵌入式芯片的数据输出端耦接，适于接收所述嵌入式芯片对所述测试信号处理之后生成的响应信号；锁存数据输出端，与所述测试结果输出端耦接，适于在接收到所述锁存控制端发送的锁存信号时将所述响应信号锁存，并将锁存之后的响应信号输入至所述测试结果输出端。

可选的，所述锁存控制端与预设的外部时钟耦接，所述锁存器适于接收所述外部时钟生成的时钟信号，并在检测到所述时钟信号电平跳变时，将所述响应信号锁存。

可选的，所述锁存控制端与预设的控制器耦接，所述锁存器适于接收所述控制器生成的控制信号，控制所述锁存器将所述响应信号锁存。

可选的，所述测试平台包括：探针卡以及与所述探针卡耦接的焊盘，所述探针卡包括多根探针，所述探针的数量大于等于所述嵌入式芯片电极触点的数量。

可选的，所述嵌入式芯片为嵌入式存储器。

为解决上述问题，本发明实施例还提供了一种嵌入式芯片测试方法，包括：

接收测试仪生成的测试信号，并将所述测试信号输入至待测试嵌入式芯片；

接收锁存器输出的锁存之后的响应信号，并将所述锁存之后的响应信号输入至所述测试仪，其中：所述响应信号为所述待测试嵌入式芯片对所述测试信号处理之后生成，所述锁存器在接收到锁存信号时对所述响应信号进行锁存，得到锁存之后的响应信号。

可选的，所述锁存器在接收到锁存信号时对所述响应信号进行锁存，包括：所述锁存器接收到外设时钟生成的时钟信号，并在检测到所述时钟信号电平跳变时，将所述响应信号锁存。

可选的，所述锁存器在接收到锁存信号时对所述响应信号进行锁存，包 括：所述锁存器接收到预设的控制器生成的控制信号时，将所述响应信号锁存。

可选的，所述嵌入式芯片为嵌入式存储器。

与现有技术相比，本发明实施例的技术方案具有以下优点：

通过测试平台的测试信号输入端输入测试信号，通过锁存控制端向锁存器输入锁存信号。在接收到锁存控制端发送的锁存信号时，锁存器对响应信号进行锁存并输入至测试结果输出端。由于测试结果输出端输出的信号为锁存之后的响应信号，因此，测试平台输出端的时延并没有对锁存之后的响应信号的状态产生影响，故可以忽略输出时延，从而可以减少测试时延，提高测试速度。

附图说明

图1是现有的一种嵌入式芯片测试系统的结构示意图；

图2是现有嵌入式芯片测试系统进行测试芯片时的时序图；

图3是本发明实施例中的一种嵌入式芯片测试系统结构示意图；

图4是本发明实施例中的一种嵌入式芯片测试系统进行测试芯片时的时序图；

图5是本发明实施例中的一种嵌入式芯片测试方法的流程图。

具体实施方式

在现有技术中，通常采用内建自测试(Built In Self Test，BIST)来间接地对嵌入式存储器进行测试，通过探针卡以及连接导线等将嵌入式存储器与测试装置连接，从而对嵌入式存储器进行测试。然而，在采用现有的BIST方法对嵌入式存储器进行测试时，测试装置的输入和输出端口均存在时延，存在测试时延较长的问题，导致无法进行高速频率测试。

参照图1，给出了现有技术中的一种嵌入式芯片测试系统的结构示意图，包括：测试仪101、测试平台102，其中：

测试仪101与测试平台102通过信号传输线耦接，测试平台102包括多 个焊盘1021以及对应的探针1022，待测试的嵌入式芯片104的电极触点与测试平台102中的多个焊盘1021耦接。

测试仪101生成测试信号，并输入至测试平台102。由于嵌入式芯片104的电极触点与测试平台102的焊盘1021耦接，因此测试平台102可以将测试信号输入至嵌入式芯片104。嵌入式芯片104对测试信号进行处理，生成对应的响应信号，并将响应信号经由测试平台102输入至测试仪101，测试仪101根据响应信号判断测试的嵌入式芯片104是否能够正常工作。

参照图2，给出了图1中测试系统在对嵌入式芯片104进行测试时的时序图。图2中，ADD表示为地址信号的时序图，AE_PAD表示为测试仪101生成的测试信号的时序图，AE_int表示为嵌入式芯片104接收到的测试信号的时序图，DOUT_int表示为嵌入式芯片104输出的响应信号的时序图，DOUT表示为测试仪101接收到的测试结果的时序图。

如图2所示，在t₀时刻，测试仪101生成测试信号，测试信号AE_PAD为高电平，在t₁时刻，嵌入式芯片104接收到测试信号AE_int，因此，测试信号AE_int为高电平。也就是说，测试仪101生成的测试信号在输入到嵌入式芯片104中时，存在一定的输入时延，输入时延的时长为：t₁-t₀。存在输入时延的原因在于：测试信号在从测试仪101生成到输入至嵌入式芯片104的过程中，需经过信号传输线、探针1022以及焊盘1021的传输，输入时延是由测试经过信号传输线、探针1022以及焊盘1021等时所产生。

在t₂时刻，嵌入式芯片104输出响应信号，在t₃时刻，测试仪101接收到响应信号。也就是说，嵌入式芯片104输出的响应信号在输入到测试仪101中时，存在一定的输出时延，输出时延的时长为t₃-t₂。输出时延存在的原因与输入时延存在的原因相同，此处不做赘述。

在t₄时刻，完成一个测试周期，也就是说，现有的测试系统的一个测试周期为t₀～t₄，而事实上，在t₃时刻，测试过程已经结束。

从上述内容中可知，现有的测试系统存在输入时延以及输出时延，即存在测试时延较大的问题，因此无法对芯片进行高速频率测试。在输出时延较大时，测试仪接收到的响应信号的状态可能发生改变，导致测试仪接收到的 响应信号的状态可能与实际状态不同，例如，响应信号实际状态为正常状态，而测试仪接收到响应信号的状态异常的问题，导致误判情况的发生。

在本发明实施例中，通过测试平台的测试信号输入端输入测试信号，通过锁存控制端向锁存器输入锁存信号。在接收到锁存控制端发送的锁存信号时，锁存器对响应信号进行锁存并输入至测试结果输出端。由于测试结果输出端输出的信号为锁存之后的响应信号，因此，测试平台输出端的时延并没有对锁存之后的响应信号的状态产生影响，故可以忽略输出时延，从而可以减少测试时延，提高测试速度。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供了一种嵌入式芯片测试系统，参照图3，嵌入式芯片测试系统包括：测试仪101、测试平台102以及锁存器103，其中：

测试仪101，适于生成测试信号，并将生成的测试信号通过测试输出端输出。在实际应用中，测试仪101可以是专门用于对特定的某一种或多种芯片的性能进行测试的仪器。例如，测试仪可以专门用于对嵌入式存储器进行测试的仪器。

在本发明实施例中，测试信号可以为地址使能信号。在本发明其他实施例中，测试信号也可以为其他类型的信号，只要满足对嵌入式芯片性能进行测试即可。

测试平台102，分别与测试仪101以及待测试的嵌入式芯片104耦接，使得测试仪101可以对嵌入式芯片104进行测试。在本发明实施例中，嵌入式芯片104可以为嵌入式存储器，也可以为其他的嵌入式元件。

在具体实施中，测试平台102可以包括：测试信号输入端IN、锁存控制端CON以及测试结果输出端OUT，其中：

测试信号输入端IN可以分别与测试仪101的测试信号输出端以及待测试的嵌入式芯片104的测试信号输入端耦接，接收测试仪101的测试信号输出端输出的测试信号，并输入至待测试嵌入式芯片104的测试信号输入端。

锁存控制端CON可以与锁存器103耦接，适于向锁存器103输入锁存信号，以控制锁存器103将当前信号锁存。

待测试嵌入式芯片104在接收到测试信号后，可以生成与测试信号相对应的响应信号。在本发明实施例中，在嵌入式芯片104生成响应信号后，并不是将响应信号直接输出至测试平台102的测试结果输出端OUT，而是将响应信号输入至锁存器103。

在具体实施中，锁存器103可以包括响应信号输入端以及锁存数据输出端。嵌入式芯片104生成响应信号后，将响应信号输出至锁存器103的响应信号输入端。锁存器103接收响应信号，并在接收到锁存控制端CON输出的锁存信号时，将接收到的响应信号进行锁存。

由锁存器的工作特性可知，锁存器可以对当前输入的响应信号进行锁存，保存输入的响应信号的当前状态。在对响应信号进行锁存后，将经过锁存后的响应信号输入至测试平台的测试结果输出端。

测试平台102的测试结果输出端OUT可以与测试仪101的测试结果输入端耦接，在接收到锁存器103输出的锁存后的响应信号后，将锁存后的响应信号，也就是测试结果，输入至测试仪101。通过测试仪101对测试结果进行判断，即可获知当前进行测试的嵌入式芯片104是否正常。

在本发明实施例中，参照图3，测试平台102可以由探针以及与探针卡耦接的焊盘组成，其中，探针的数目大于等于嵌入式芯片电极触点的数量。在图3中，黑色方框表示为焊盘，与焊盘连接并伸出测试平台102的直线为探针，待测试的嵌入式芯片104的电极触点与焊盘耦接。

测试仪101可以通过信号传输线与探针耦接，在输出测试信号后，测试信号经由探针输入至焊盘。由于焊盘与待测试的嵌入式芯片104的电极触点耦接，因此可以将测试信号输入至待测试的嵌入式芯片104。

在实际的应用中，测试平台还102可以为其他结构，只要满足将测试仪101与待测试的嵌入式芯片104耦接，使得测试仪101可以对嵌入式芯片进行测试并获取相应的测试结果即可，此处不做赘述。

在本发明实施例中，锁存控制端CON可以与外设的锁存控制装置耦接， 以接收锁存控制装置生成的锁存信号，并发送至锁存器103。在对嵌入式芯片104进行测试时，锁存控制装置可以定时向锁存控制端CON发送锁存信号，使得锁存控制端CON定时向锁存器103发送锁存信号，从而使得锁存器103定时对响应信号进行锁存。

在本发明实施例中，在对嵌入式芯片104进行测试时，在每个测试周期内，定时发送锁存信号的时间点可以为：待测试嵌入式芯片104从开始接收测试信号至生成响应信号所需的时长对应的时隙点t。

也就是说，在每一个测试周期内，在对嵌入式芯片104测试的时长达到t时，锁存控制装置生成锁存信号并发送至锁存控制端CON，锁存控制端CON转发锁存控制装置生成的锁存信号至锁存器103，以控制锁存器103将当前的响应信号锁存。

在本发明实施例中，锁存控制装置可以为外部时钟。锁存控制端CON与外部时钟耦接，将外部时钟生成的时钟信号作为锁存信号发送至锁存器103，即通过时钟信号控制锁存器103的锁存操作。

在锁存信号为时钟信号时，可以对时钟信号的占空比进行设置，使得在进行测试时，使得一个时钟周期内，时钟信号的跳变沿与初始时间的时长为t。也就是说，在时钟信号发生跳变时，锁存器103将当前的响应信号锁存。

可以理解的是，在实际应用中，考虑到输入时延等问题，在每个测试周期内，定时发送锁存信号的时间点对应的时长还可以为t+△t，其中△t为输入时延。△t的时长可以根据实际测试获取，也可以根据实际需要进行设定，只要定时发送锁存信号的时间点处于当前测试周期内即可。

在实际应用中，也可以通过其他的方式触发锁存信号。在本发明另一实施例中，锁存控制端CON与预设的控制器耦接，预设的控制器定时生成控制信号，并输入至锁存控制端CON，即锁存信号为控制信号。锁存器103在接收到控制信号后，对响应数据进行缓存。

在每个测试周期内，控制器定时生成并发送控制信号的时间点的获取可以参照本发明上述实施例，此处不做赘述。

针对本发明上述实施例提供的嵌入式芯片测试系统，下面对上述嵌入式 芯片测试系统的工作流程进行详细描述。

在进行测试时，测试仪101生成测试信号，并通过测试信号输出端输出。测试仪101通过信号传输线与测试平台102的测试信号输入端IN耦接，将测试信号输入至测试平台102的测试信号输入端IN。

外部时钟生成时钟信号并输出，外部时钟通过信号传输线与锁存控制端CON耦接，锁存控制端CON与锁存器103耦接，从而将生成的时钟信号发送至锁存器103，此时，锁存信号为时钟信号。

测试平台102将测试信号输入至嵌入式芯片104，嵌入式芯片104对测试信号进行处理，生成与测试信号对应的响应信号，并将生成的响应信号输入至锁存器103。

锁存器103接收嵌入式芯片104输出的响应信号以及外部时钟输入的时钟信号。在检测到时钟信号处于上升沿时，对响应信号进行锁存操作，并将经过锁存的响应信号通过测试结果输出端OUT输出至测试仪。

测试仪101接收经过锁存的响应信号，并对响应信号进行判断，获知当前进行测试的嵌入式芯片104是否为正常芯片。

参照图4，给出了本发明一实施中提供的嵌入式芯片测试系统在对芯片进行测试时的时序图。

其中，CLK表示为锁存器103接收到的时钟信号的时序图。

需要注意的是，测试仪101生成的测试信号与外设时钟生成的时钟信号同步分别输入至嵌入式芯片104以及锁存器103。因此，锁存器103接收到的时钟信号也存在输入时延，且输入时延与嵌入式芯片104接收测试信号时的输入时延的时长相等，均为t₁-t₀。

在一个测试周期内，时钟信号的初始电平为低电平。在时钟信号的电平由低电平跳变为高电平时，即在t₂时刻时，锁存器103将响应信号进行锁存，并将经过锁存的信号进行输出。由于锁存时响应信号的状态不会发生改变，因此，即便在输出时存在输出时延，也不会对锁存后的响应信号产生影响，即：可以忽略输出时延。

同现有的嵌入式芯片测试系统相比较，本发明实施例提供的嵌入式芯片测试系统无需考虑输出时延，且一个测试周期的时长仅为t₀～t₃，测试周期大大缩短。

由此可见，通过测试平台的测试信号输入端输入测试信号，通过时钟信号输入端输入外设时钟生成的时钟信号，测试信号和时钟信号同步输入到待测嵌入式芯片中，测试信号时延和时钟信号时延相等。通过锁存器定时的将响应信号锁存，并将锁存之后的响应信号输出至测试结果输出端，测试结果输出端输出经过锁存的信号，而不是输出存在输出时延的信号，即通过锁存响应信号，可以消除输出时延，从而可以减少测试时延，因此可以提高测试速度。并且，由于对响应数据进行锁存，测试仪接收到的响应信号的状态不会发生改变，因此可以避免误判的情况出现。

本发明实施例还提供了一种嵌入式芯片测试方法，参照图5，以下通过具体步骤进行详细说明。

步骤S501，接收测试仪生成的测试信号，并将所述测试信号输入至待测试嵌入式芯片。

在本发明实施例中，测试仪生成测试信号并输入至待测试嵌入式芯片的过程可以参照本发明上述实施例，此处不做赘述。

步骤S502，接收锁存器输出的锁存之后的响应信号，并将所述锁存之后的响应信号输入至所述测试仪。

在本发明实施例中，所述响应信号为所述待测试嵌入式芯片对所述测试信号处理之后生成，所述锁存器在接收到锁存信号时对所述响应信号进行锁存，得到锁存之后的响应信号。

在本发明实施例中，所述锁存器在接收到锁存信号时对所述响应信号进行锁存，包括：所述锁存器接收到外设时钟生成的时钟信号，并在检测到所述时钟信号电平跳变时，将所述响应信号锁存。

在本发明实施例中，所述锁存器在接收到锁存信号时对所述响应信号进行锁存，包括：所述锁存器接收到预设的控制器生成的控制信号时，将所述响应信号锁存。

在本发明实施例中，所述嵌入式芯片可以为嵌入式存储器。

上述步骤S501～S502均可参照本发明上述实施例中对提供的嵌入式芯片测试系统的工作流程，此处不再赘述。

本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指示相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。