本发明属于集成电路领域，涉及抗辐射容错存储单元，具体涉及一种抗辐射容错存储单元的电路设计方法。
背景技术：
：据资料显示，随着工艺尺寸的减少，芯片里的集成电路在高层太空或近地球空间越来越容易受到重粒子或质子辐射影响而产生错误。有研究报道，辐射如果发生在存储单元的存储节点，可能直接导致存储单元存储错误数值，产生单粒子翻转事件；辐射如果发生在组合电路节点，可能引起单粒子瞬态脉冲，改变电路节点的逻辑状态；该单粒子瞬态脉冲引起的错误值传导到存储单元会也可能被捕捉存储，产生单粒子翻转事件；所以单粒子翻转事件会改变存储单元存储的逻辑状态，可能造成整体电路功能错误。因此，本
技术领域：
中需要提出抵抗辐射的存储单元电路设计方法。现有技术的抗辐射存储单元电路的设计方法主要包含多模冗余、纠错码和抗辐射加固技术等；其中，多模冗余方法以三模冗余技术为代表，使用冗余电路模块和多数表决电路屏蔽错误电路模块的输出，但这种方法会带来很大的面积开销；纠错码方法以汉明码为代表，通过计算编码的校验值，定位错误比特的位置；抗辐射加固技术以双重互锁存储单元为代表，在基本存储单元结构的基础上增加额外晶体管和相互绞合的互连线，增强敏感节点的抗辐射能力；但纠错码和抗辐射加固技术会带来较大的面积开销，并降低电路性能。鉴于此，本申请的发明人拟提供一种新的抗辐射容错存储单元的制备方法。与本发明相关的参考文献有：[1]BaumannR.SoftErrorsinAdvancedComputerSystems[J],IEEETransactionsonDeviceandMaterialsReliability,2005,22(3),pp.258-266[2]OliveiraR.,JagirdarA.,ChakrabortyT.J.：ATMRSchemeforSEUMitigationinScanFlip-Flops[C]，inInternationalSymposiumonQualityElectronicDesign,2007,pp.905–910[3]TauschH.J.SimplifiedBirthdayStatisticsandHammingEDAC[J],IEEETransactionsonNuclearScience,2009,56(2),pp.474–478[4]CalinT.,NicolaidisM.,VelazcoR.UpsethardenedmemorydesignforsubmicronCMOStechnology[J],IEEETransactionsonNuclearScience,1996,43(6),pp.2874–2878[5]S.Yang.LogicSynthesisandOptimizationBenchmarksUserGuide,ResearchTrianglePark,NC:MicroelectronicsCenterofNorthCarolina(MCNC),1991。技术实现要素：本发明的目的是针对集成电路现有技术中存在的缺陷，提出一种抗辐射容错存储单元电路设计方法。具体而言，本发明的一种抗辐射容错存储单元的制备方法，其特征在于，使用四个反相器构造一个抗辐射存储单元，其中每两个反相器构成一个锁存器，因而该存储单元含有两个锁存器；这两个冗余锁存器的晶体管相互绞合连接，当一个电路节点值因辐射发生变化时，相互绞合连接的其它节点会抑制这种变化，从而使该存储单元具有抗辐射容错特性。本发明的抗辐射容错存储单元的制备方法，其包扩如下两个步骤，下面分别加以详述。步骤1：按照图1所示电路结构，采用传统集成电路设计方法设计抗辐射容错存储单元电路：按图1所示电路结构，设计抗辐射存储单元电路：图1含有4个反相器INV1-INV4，INV1由PMOS管P1和NMOS管N3构成；INV2由PMOS管P2和NMOS管N4构成；INV3由PMOS管P3和NMOS管N7构成；INV4由PMOS管P5和NMOS管N6构成；这些反相器中PMOS管栅极与NMOS管栅极数值如果相同，则输出相反值，如果不同，则输出以前值；例如，反相器INV1中PMOS管P1的栅极为m2，NMOS管N3的栅极为m4，反相器输出端为m1；如果m2和m4持相同值1，则PMOS管P1断开，NMOS管N3导通，所以反相器输出端m1值为0；如果m2和m4为相同值0，则PMOS管P1导通，NMOS管N3断开，所以反相器输出端m1值为1；如果m2和m4分别持不同值1和0，则PMOS管P1断开，NMOS管N3断开，所以反相器不能输出 相反值，其输出端m1值维持以前值；如果m2和m4分别持不同值0和1，则PMOS管P1导通，NMOS管N3导通，所以反相器不能输出相反值，其输出端m1值维持以前值；同理，对反相器INV2而言，如果m2和m4持相同值，则反相器输出端m3输出相反值，如果m2和m4持不同值，则反相器输出端m3维持以前值；对反相器INV3而言，如果m1和m3持相同值，则反相器输出端m2输出相反值，如果m1和m3持不同值，则反相器输出端m2维持以前值；对反相器INV4而言，如果m1和m3持相同值，则反相器输出端m4输出相反值，如果m1和m3持不同值，则反相器输出端m4维持以前值；图1中PMOS管P3、P4与NMOS管N5、N6还构成一个类似反相器的电路，如果PMOS管P3、P4的栅极m1值与NMOS管N5、N6的栅极m3值相同，则输出端Out输出相反值，如果不同，则输出端Out输出以前值；例如，如果m1和m3持相同值1，则PMOS管P3、P4断开，NMOS管N5、N6导通，所以输出端Out值为0；如果m1和m3持相同值0，则PMOS管P3、P4导通，NMOS管N5、N6断开，所以输出端Out值为1；如果m1和m3分别持不同值1和0，则PMOS管P3、P4断开，NMOS管N5、N6断开，所以输出端Out值维持以前值；如果m1和m3分别持不同值0和1，则PMOS管P3、P4导通，NMOS管N5、N6导通，所以输出端Out值维持以前值；本发明中(如图1所示)，反相器INV1与INV3构成一个锁存器，m1与m2是存储节点；反相器INV2与INV4构成一个锁存器，m3与m4是存储节点；当写入控制信号WR值为1时，NMOS管N1与N2导通，输入端Data上的数据同时写入存储节点m1与m3；当输入端Data上的数据为0时，m1与m3值均为0，所以反相器INV3输出端m2值变成1，反相器INV4输出端m4值也变成1；由于m2与m4值均为1，所以反相器INV1输出端m1值又为0；反相器INV2输出端m3值又为0，这进一步加强m1与m3以前的数值0，从而使得存储节点m1和m2分别稳定的存储数值0和1，存储节点m3和m4也分别稳定的存储数值0和1；同理，当输入端Data上的数据为1时，m1与m3值均为1，所以反相器INV3输出端m2值变成0，反相器INV4输出端m4值也变成0；由于m2与m4值均为0，所以反相器INV1输出端m1值又为1；反相器INV2输出端m3值又为1，这进一步加强m1与m3以前的数值1，从而使得存储节点m1和m2分别稳定的存储数值1和0，存储节点m3和m4也分别稳定的存储数值1和0；当m1和m3值都为0时，存储单元输出端Out值为1；当m1和m3值都为 1时，存储单元输出端Out值为0；如图1所示，其中存储节点m1与m2以及存储节点m3与m4上数据稳定后，写入控制信号WR值设为0，则NMOS管N1与N2断开，存储节点m1与m2以及存储节点m3与m4会稳定存储数据，此时，存储节点m1与m3值相同，存储节点m2与m4值相同；如果存储节点m1值因辐射发生变化，由于NMOS管N1与N2断开，m3仍然保持原来的正确值，所以存储单元输出端Out维持原来的正确值；由于m1与m3值不同，反相器INV3输出端m2维持原来的正确值，反相器INV4输出端m4维持原来的正确值；待辐射效应消失后，维持相同正确值的m2与m4通过反相器INV1驱动存储节点m1恢复原来的正确值；同理，如果存储节点m2值因辐射发生变化，存储节点m1、m3、m4会维持原来的正确值，存储单元输出端Out也会维持原来的正确值，待辐射效应消失后，维持相同正确值的m1与m3通过反相器INV3驱动存储节点m2恢复原来的正确值；如果存储节点m3值因辐射发生变化，存储节点m1、m2、m4会维持原来的正确值，存储单元输出端Out也会维持原来的正确值，待辐射效应消失后，维持相同正确值的m2与m4通过反相器INV2驱动存储节点m3恢复原来的正确值；如果存储节点m4值因辐射发生变化，存储节点m1、m2、m3会维持原来的正确值，存储单元输出端Out也会维持原来的正确值，待辐射效应消失后，维持相同正确值的m1与m3通过反相器INV4驱动存储节点m4恢复原来的正确值；如果存储单元输出端Out值因辐射发生变化，存储节点m1、m2、m3、m4会维持原来的正确值，待辐射效应消失后，维持相同正确值的m1、m3通过由PMOS管P3、P4与NMOS管N5、N6构成的类似反相器电路驱动输出端Out恢复原来的正确值；步骤2：对图1中存储单元的写入控制信号WR进行操作，使数据能写入该存储单元，并使该存储单元具有抗辐射容错特性；如图1所示，其中存储单元有两种模式：写入数据、稳定存储数据；存储单元如果在写入数据模式下，设置写入控制信号WR值为1，NMOS管N1与N2导通，输入端Data上的数据同时写入存储节点m1与m3，存储节点m2与m4值为输入端Data值的相反值，存储单元输出端Out值也为输入端Data值的相反值；存储单元如果在稳定存储数据模式下，设置写入控制信号WR值为0，存储节点m1与m2以及存储节点m3与m4会稳定存储数据，其中，存储节点m1与m3值相同， 存储节点m2与m4值相同；如果存储节点m1、m2、m3、m4中任何一个节点值因辐射发生暂时变化，其余存储节点值和存储单元输出端Out值不会变化，而是维持原来的正确值，待辐射效应消失后，因辐射出现错误值的存储节点会恢复原来的正确值；如果存储单元输出端Out值因辐射发生暂时变化，存储节点m1、m2、m3、m4值不会变化，而是维持原来的正确值，待辐射效应消失后，存储单元输出端Out会恢复原来的正确值。本发明进行了实验测试，结果显示，本发明的抗辐射容错存储单元与三模冗余方案的错误发生次数都较少而且相当，所以它们的抗辐射能力接近，但本发明的面积和功耗比三模冗余方案的面积和功耗小的比较多。本发明具有以下优点：本发明提出了一种由相互绞合连接的四个反相器构成的抗辐射存储单元。其中，当一个存储节点值因辐射发生错误时，一个类似反相器的电路会保证存储单元输出仍然维持原来的正确值，而且相互绞合连接的其它存储节点在辐射效应消失后，会驱动发生错误的存储节点恢复原来的正确值，从而使该存储单元具有抗辐射容错特性。附图说明：图1为本发明的抗辐射容错存储单元的电路结构示意图。具体实施方式实施例1实验测试实验中，首先采用传统标准电路设计方法实现6个无抗辐射能力的基准测试电路bigkey,dsip,S38417,S13207.1,S15850.1,S38584.1，然后再用三模冗余方案[2]和本发明分别实现这些基准测试电路，使之具有抗辐射能力；分别对这些采用不同方案实现的基准测试电路随机辐射1000次，测试所得的错误发生次数、面积和功耗平均值如表1所示，其中的面积和功耗经过了归一化处理，其数值是相对于本发明方案所实现电路的面积和功耗的倍数；测试实验结果显示(如表1所示)，本发明与三模冗余方案的错误发生次数都较少而且相当，所以它们的抗辐射能力接近，但本发明的面积和功耗比三模冗余方案的面积和功耗小的比较多。表1面积、功耗和抗辐射能力比较方案错误发生次数面积功耗无抗辐射能力的传统标准设计方法2530.650.58本发明的抗辐射设计方法011三模冗余的抗辐射设计方法41.841.78当前第1页1 2 3