半导体器件及其操作方法与流程

本申请要求于2015年7月2日提交的申请号为10-2015-0094512的韩国专利申请的优先权，其通过全文引用并入本文。

技术领域

本发明的实施例涉及一种能够检测并纠正存储单元中出现的间歇性故障的半导体器件及其操作方法。

背景技术：

随着DRAM的集成度的增大和临界尺寸(CD)的减小，用于区分单元的逻辑电平的电压差已逐渐减小，因为单元电容器的容量变得小于位线电容器。

当将小容量的单元连接到感测放大器时，在该单元的操作期间很可能出现一位故障。这种一位故障被称为间歇性tWR故障(下文被称为间歇性故障)。

在特定单元中，间歇性故障不会持续出现，而是不规则地出现。因此，在修复该单元时，可能出现以下问题。

在DRAM的情况下，以预定周期执行刷新操作，但是在刷新周期之间可能出现间歇性故障。因此，通过典型的刷新操作不能解决这种问题。

因此，需要一种用于在存储单元的操作期间纠正间歇性故障以增大存储单元的可靠性的半导体器件及其操作方法。

技术实现要素：

在一个实施例中，半导体器件可以包括第一锁存器，第一锁存器被配置成在第一操作期间储存从存储单元输出的数据。半导体器件还可以包括故障检测电路，故障检测电路被配置成经由在第一操作之后的预定时间执行的第二操作通过将从存储单元输出的数据与储存在第一锁存器中的数据进行比较来检测故障。

在一个实施例中，一种半导体器件的操作方法可以包括：执行第一操作以锁存从存储单元输出的第一数据的第一步骤。所述操作方法还可以包括：当在所第一操作之后经过预定时间时执行第二操作以及通过将从存储单元输出的第二数据与第一数据进行比较来检测故障的第二步骤。

在一个实施例中，一种半导体器件包括第一锁存器，第一锁存器被配置成储存从存储单元输出的数据。所述半导体器件还包括故障检测电路，故障检测电路被配置成通过将储存在第一锁存器中的数据与从放大器输出的数据进行比较来判断是否出现故障。

故障检测电路可以输出存储体故障信号以指示对应的存储体中何时出现间歇性故障。当检测到故障时，可以将储存在第一锁存器中的信号储存在出现间歇性故障的地方。故障检测电路可以输出位故障信号。位故障信号可以指示是否已经出现间歇性故障。故障检测电路可以包括位故障检测器和存储体故障检测器。当检测到故障时，位故障信号可以被激活。当未检测到故障时，位故障信号可以被去激活。半导体器件还可以包括写入驱动器，写入驱动器被配置成当位故障信号被激活时输出储存在第一锁存器中的信号。当检测到故障时，位故障信号可以被激活。当未检测到故障时，位故障信号可以被去激活。半导体器件还可以包括写入驱动器，写入驱动器被配置成在位故障信号被激活时输出储存在第一锁存器中的信号。位故障信号可以指示两个位数据是否相等。存储体故障检测器可以被配置成响应于对组故障信号的操作来输出存储体故障信号。

附图说明

图1为示出根据本发明的实施例的存储器件的操作的时序图。

图2为示出根据本发明的实施例的半导体器件的数据路径的电路图。

图3为图2的输入/输出感测放大器(IOSA)的电路图。

图4为图3的存储体故障检测器的电路图。

图5为图2的写入驱动器的电路图。

图6为示出根据本发明的实施例的半导体器件的操作的时序图。

图7为示出根据本发明的实施例的半导体器件的操作的时序图。

图8为示出根据本发明的实施例的半导体器件的地址比较器的电路图。

图9为示出根据本发明的实施例的半导体器件的操作的流程图。

图10为示出地址比较器的实施例的电路图。

图11为示出用于控制图10的地址比较器的控制信号发生电路的示图。

图12为示出图10和图11的操作的时序图。

图13至图14为示出根据本发明的实施例的用于执行修复操作的电路的示图。

图15为示出根据本发明的实施例的半导体器件的操作的流程图。

图16示出根据本发明的实施例的系统的框图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。然而，本发明以不同的形式来实施，且不应被理解为局限于本文所阐述的实施例。相反地，提供这些实施例使得本公开将是彻底和完整的，以及这些实施例将向本领域技术人员充分地传达本发明的范围。贯穿本公开，相同的附图标志在本发明的各种附图和实施例中指代相同的部件。各种实施例是针对一种能够在存储单元的操作期间检测并纠正间歇性故障的半导体器件及其操作方法。此外，各种实施例是针对一种能够在存储单元的操作期间修复出现间歇性故障的单元的半导体器件及其操作方法。如将解释的，半导体器件还可以包括写入驱动器，写入驱动器被配置成当在存储单元中检测到故障时将储存在第一锁存器中的数据储存在存储单元中。此外，如以下将解释的，操作方法还可以包括：当在第二步骤处检测到故障时将第一数据储存在存储单元中的第三步骤。

为了检测存储单元中的间歇性故障，根据本发明的实施例的半导体器件在每个预定周期读取同一存储单元两次或更多次，比较读取结果，以及判断在存储单元中是否出现间歇性故障。

在下文，在每个预定周期读取单元数据以检测间歇性故障的操作被称为巡视清除(patrol scrubbing,PS)操作。

为了判断一个单元中是否出现间歇性故障，该单元需要被读取两次或更多次。在以下公开中，可以假设单元的数据被读取两次。

此外，对一个单元的第一读取操作被称为第一PS操作，以及对该单元的第二读取操作被称为第二PS操作。第一PS操作可以被缩写成第一操作，以及第二PS操作可以被缩写成第二操作。当在第二操作之前执行写入操作时，可以再次执行第一操作。

在以下公开内容中，可以假设存储单元为DRAM单元。此外，可以假设参考DRAM的刷新周期以便确定预定周期。

尽管在以下公开中采用DRAM作为示例来描述，但是本发明的技术构思可以应用于出现间歇性故障的其它类型的存储单元。

此外，可以假设半导体器件存在于与存储单元相同的芯片或裸片中或者存在于与存储单元不同的芯片或裸片中。

参照图1，其为时序图，示出根据本发明的实施例的存储器件通过参考DRAM的刷新周期来执行PS操作的示例。

在每个刷新周期tREF，DRAM刷新整个行。

可以通过将刷新周期tREF除以行数来确定在每个行执行的单位刷新操作的单位刷新周期tREFi。

例如，当行数为8K(＝8192)时，刷新周期tREF为64ms。因此，单位刷新周期tREFi变为大约7.8us。

在图1中，REF表示执行单位刷新操作的时间点。此外，PS表示执行PS操作的时间点。

在一个实施例中，PS操作的周期α对应于N个单位刷新操作时间(N x tREFi)，如图1所示。

为了检测一个单元的间歇性故障，需要两次PS操作。

因此，对同一地址(M,L)执行两次PS操作，接着对下一个地址(M,L+1)执行两次PS操作。

在图1中，在下一个地址被确定时，列地址先于行地址增加1。在一个实施例中，行地址可以先于列地址增加1。

参照图2，描述了示出根据本发明的实施例的半导体器件的数据路径的电路图。此外，半导体器件的内部组件可以被配置为电路等。

单元1通过位线BL和字线WL而被选中。此外，单元1的数据被感测放大器(SA)2放大，且形成位线(BL或/BL)电压。

位线信号通过列选择信号YI而施加到感测放大器输入/输出线SIO或/SIO，以及局部感测放大器(LSA)3放大位线信号。

感测放大器输入/输出线SIO或/SIO的电压通过输入/输出开关信号IOSW而施加到局部输入/输出线LIO。

输入/输出感测放大器(IOSA)100根据读取脉冲信号READPULSE、并行测试信号TPARA、第一PS信号PS1和LIO使能信号LIOEN来放大局部输入/输出线LIO或/LIO的信号，并且将放大后的信号提供给全局输入/输出线GIO和测试全局输入/输出线TGIO。图3还示出LIO使能信号/LIOEN。

IOSA 100产生位故障信号DIRTY和存储体故障信号DBx，并且将产生的信号提供给写入驱动器(WDRV)200。位故障信号DIRTY和存储体故障信号DBx指示是否检测到间歇性故障。

写入驱动器200通过参考写入脉冲WRITEPULSE、第二PS信号PS2、位故障信号DIRTY和存储体故障信号DBx来纠正出现间歇性故障的单元的数据。

在下文，将更详细地描述IOSA 100和写入驱动器200的操作以及各个信号的含义。

参照图3，描述了图2的输入/输出感测放大器的电路图。

IOSA 100包括放大器(AMP)110、第一锁存器10、第二锁存器20、PS控制单元120、第一驱动控制单元130、第二驱动控制单元140、第一驱动单元150、第二驱动单元160和故障检测单元170。

放大器110根据局部输入/输出线使能信号LIOEN来接收局部输入/输出线LIO和/LIO的信号。放大器110还放大接收到的信号以输出预全局信号GIOPRE和/GIOPRE。

第一驱动单元150根据第一驱动控制单元130的控制来产生测试全局输入/输出信号TGIO。

第一锁存器10锁存测试全局输入/输出线TGIO。

第一驱动控制单元130根据放大器110和PS控制单元120的输出来控制第一驱动单元150。

第二驱动单元160根据第二驱动控制单元140的控制来产生全局输入/输出信号GIO。

第二锁存器20锁存全局输入/输出线GIO的信号。

第二驱动控制单元140根据放大器110和PS控制单元120的输出来控制第二驱动单元160。

PS控制单元120在第一PS操作期间控制第一驱动控制单元130和第二驱动控制单 元140来将放大器110的输出储存在第一锁存器10中，以及在未执行第一PS操作时控制第一驱动控制单元130和第二驱动控制单元140来将放大器110的输出储存在第二锁存器20中。

在一个实施例中，PS控制单元120可以在并行测试操作期间控制第一驱动控制单元130和第二驱动控制单元140来将从放大器110的输出获得的测试值储存在第一锁存器10中。PS控制单元120可以在一般读取操作期间控制第一驱动控制单元130和第二驱动控制单元140来将放大器110的输出储存在第二锁存器20中。

因为并行测试操作是众所周知的，所以本文将省略其描述。

在第一PS操作期间，第一PS信号PS1变高，而或非(NOR)门101的输出变低。然后，根据读取脉冲信号READPULSE来控制与非(NAND)门103的输出，且NAND门102的输出变低。

因此，第二驱动控制单元140的NAND门104的输出变高，而NAND门105的输出变低。然后，第二驱动单元160的输出被浮置。还示出了NAND门106和107。

此外，当读取脉冲信号READPULSE为低时，第一驱动单元150的输出被浮置。然而，当读取脉冲信号READPULSE为高时，第一驱动单元150的输出与放大器110的输出GIOPRE具有相同的逻辑电平。因此，放大器110的输出GIOPRE被储存在第一锁存器10中。

故障检测单元170将在第一PS操作期间读取的数据(即，储存在第一锁存器10中的数据)与在第二PS操作期间读取的数据(即，在第二PS操作期间从放大器110输出的数据GIOPRE)进行比较。

异或(XOR)门108输出位故障信号。当两个位数据彼此相等时，或者当认为未出现间歇性故障时，位故障信号具有低电平；以及当两个位数据彼此不同时，或者当认为出现间歇性故障时，位故障信号具有高电平。

当从存储体中的所有XOR门108中的一个或更多个输出高电平信号时，故障检测单元170的或(OR)门109输出处于高电平的存储体故障信号DBx以指示对应的存储体中出现间歇性故障，其中x表示存储体编号。

XOR门108可以被称为位故障检测器。此外，OR门109可以被称为存储体故障检测器。

参照图4，示出了用于描述存储体故障检测器109的操作的电路图。图4示出全局输入/输出线GIO00至GIO77、局部输入/输出线LIO00至LIO77和/LIO00至/LIO77。

在图4中，以DIRTY00至DIRTY07和DIRTY10至DIRTY77表示各个位的位故障信号。

DIRTY之后的第二个数字表示位编号，以及DIRTY之后的第一个数字表示由OR门1091一起处理的位的组编号；并且与通过一个列选择信号同时输出的列信号相关联。

图4示出其中存储体中包括的位的总数为64、一个组中包括八个位、以及存储体中一共包括八个组的情况。

OR门1091输出组故障信号DGx(DG0和DG7)，OR门1092对从各个组输出的组故障信号DGx执行操作并输出存储体故障信号DBx(DB0)。

参照图5，示出了图2的写入驱动器200的电路图。

写入驱动器200包括信号选择单元210、恢复控制单元220、第三驱动控制单元230和第三驱动单元240。

当在第二PS操作期间检测到故障时，激活位故障信号DIRTY。在一般写入操作期间且当在第二PS操作期间未检测到故障时，去激活位故障信号DIRTY。图5还示出位故障信号/DIRTY。

因为一般写入操作是众所周知的，所以本文将省略其详细描述。

在一个实施例中，当检测到故障时，将在第一PS操作期间储存在第一锁存器10中的信号TGIO储存在出现间歇性故障的单元中以便纠正间歇性故障。

因此，当位故障信号DIRTY被激活时，信号选择单元210选择第一锁存器10的输出TGIO。否则，信号选择单元210选择第二锁存器20的输出GIO。

在恢复控制单元220中，当存储体故障信号DBx和第二PS信号PS2被激活时，NAND门201输出低电平信号以准备写入操作。

当写入命令WRITECMD和位故障信号DIRTY被激活时，NAND门202输出低电平以将写入脉冲信号WRITEPULSE设置为高电平。

当NAND门201和202两者均输出低电平信号时，NAND门203输出低电平信号，且恢复控制单元220输出高电平信号WRITEENP以准备第三驱动控制单元230的写入 操作。

当恢复控制单元220的输出为低的时，第三驱动控制单元230控制第三驱动单元240来将低电平信号提供给局部输入/输出线LIO。当恢复控制单元220的输出为高的时，第三驱动控制单元230控制信号选择单元210的输出GIOWRITE从局部输入/输出线LIO输出。

参照图6，描述了示出根据本发明的实施例的半导体器件的操作的时序图。图6还示出时钟信号CLK。

在一个实施例中，对行地址M和列地址L执行第一PS操作和第二PS操作。

在开始第一PS操作的时间点与开始第二PS操作的时间点之间，存在时间差α，如图1所示。

在图1中，第一PS操作与第二PS操作之间的激活操作ACT和写入操作WRITE指示对行地址和列地址为X1和Y1的单元的写入操作。

此时，可以假设行地址X1和列地址Y1不同于其中执行PS操作的单元的行地址M和列地址L。

在图6中，阴影线部分指示任何数据都可以。

在第一PS操作中，第一PS信号PS1被激活，在第二PS操作中，第二PS信号PS2被激活。

在图6中，d1表示感测放大器裕度(margin)。在一个实施例中，在第一PS操作期间，列选择信号YI可以比在一般写入操作中晚d2激活。通过此操作，能够更稳定地读取与PS目标相对应的单元的数据。

然后，当局部输入/输出线使能信号LIOEN、输入/输出开关信号IOSW和读脉冲信号READPULSE被激活时，第一驱动控制单元使能信号TPARAPS被激活以使能第一驱动控制单元130。

因此，将通过第一PS操作输出的数据DATAREF储存在第一锁存器10中。

因为执行写入操作的行地址(EXTXA)X1和列地址(EXTYA)Y1不同于执行了PS操作的单元的行地址M和列地址L，所以下一个PS操作变为第二PS操作。

因为执行写入操作的行地址X1和列地址Y1等于执行了PS操作的单元的行地址M 和列地址L，所以下一个PS操作变为第一PS操作。将参照图7描述此配置。

不同于第一PS操作，在第二PS操作期间，提供列选择信号YI而无额外裕度d2。

在图6中，'a'表示在第二PS操作期间激活列选择信号以读取数据的时段。此外，'b'表示在检测到位故障时激活列选择信号以恢复数据的时段。

当局部输入/输出线使能信号LIOEN和输入/输出开关信号IOSW被激活时，放大器110的输出GIOPRE被提供。

在图3中，故障检测单元170将放大器110的输出GIOPRE与第一锁存器10的输出进行比较，并检测间歇性故障是否出现。

在一个实施例中，假设因为出现间歇性故障，所以位故障信号DIRTY被激活。

此时，根据图4的写入驱动器200的操作，通过信号选择单元210选择储存在第一锁存器10中的信号；以及将从信号选择单元210输出的信号GIOWRITE提供给局部输入/输出线LIO。

当在第一PS操作期间读取的数据和在第二PS操作期间读取的数据彼此不同时，认为在对应的单元中出现间歇性故障。此外，在第一PS操作期间读取的数据用于纠正对应的单元的数据。

当第一PS操作和第二PS操作结束时，在预定时间α之后对下一个单元执行第一PS操作。

在一个实施例中，列地址增加1以选择下一个单元。

参照图7，示出了根据本发明的实施例的半导体器件的操作的时序图。

如上所述，图6示出第一PS操作之后的与写入请求相对应的地址(下文被称为写入请求地址)不同于与第一PS操作的目标相对应的单元的地址的情况。

然而，图7示出第一PS操作之后的写入请求地址等于执行了第一PS操作的单元的地址的情况。

在一个实施例中，因为在第一PS操作之后对应单元的数据被更新，所以对同一单元再次执行第一PS操作。

在图7中，XAHIT表示在其中执行PS操作的单元的行地址(PSXA,M)是否等于 与写入请求相对应的单元(在下文被称为写入请求单元)的行地址EXTXA；YAHIT表示执行了PS操作的单元的列地址(PSYA,L)是否等于写入请求单元的列地址EXTYA。

参照图8，描述了根据本发明的实施例的半导体器件的地址比较器300的电路图。图8示出电源电压VDD、锁存地址PSRXA<j>、PSRYA<j>、行地址EXTXA<0:i>。

地址比较器300执行将执行PS操作的单元的地址与写入请求单元的地址进行比较的操作。

地址比较器300包括行地址锁存单元310和列地址锁存单元320。行地址锁存单元310锁存执行了PS操作的单元的行地址。此外，列地址锁存单元320锁存执行了PS操作的单元的列地址。

地址比较器300还包括确定单元330，确定单元330将行地址锁存单元310的输出与写入请求单元的行地址进行比较，以及将列地址锁存单元320的输出与写入请求单元的列地址进行比较，以判断在检测到故障之后地址是否彼此一致。在一个实施例中，当地址比较器300的输出被激活时，可以对存储单元再次执行第一PS操作。

确定单元330包括用于比较行地址的XOR门331、用于比较列地址的XOR门332以及用于对XOR门331和332的输出执行与(AND)运算的AND门333，其中XOR门331和332输出XHIT<0:i>和YHIT<0:j>，AND门333输出XYHIT。XOR门331和332被分别输入EXTXA<i>和YA<0:j>。

参照图9，描述了示出根据本发明的实施例的半导体器件的操作的流程图。

图9的流程图对应于图6和图7的波形图。

首先，在步骤S110处，半导体器件开始对行地址和列地址为M和L的单元的第一PS操作。此时，将标志设置为零。

在步骤S120处，半导体器件将通过第一PS操作读取的数据储存在第一锁存器10中。

然后，在步骤S130处，半导体器件判断是否已经经过预定时间α。

当确定已经经过预定时间时，在步骤S150处，半导体器件判断标志是否为1。所述标志指示在第一PS操作之后是否已经对与执行了PS操作的地址相同的地址作出写入请求。

当标志为1时，在步骤S110处，半导体器件对对应的单元再次执行第一PS操作；而当标志为0时，在步骤S160处，半导体器件对同一单元执行第二PS操作。

然后，在步骤S161处，半导体器件判断通过第二PS操作读取的数据是否等于储存在第一锁存器10中的数据。

当两个数据彼此不同时，在步骤S162处，半导体器件确定出现了间歇性故障，并使用储存在第一锁存器10中的数据来更新执行了PS操作的单元的数据。

然后，在步骤S163处，半导体器件将行地址M和列地址L更新为要执行PS操作的下一个单元的地址，以及在步骤S110处，对下一个单元执行第一PS操作。

在步骤S140至S142处，半导体器件判断在第一PS操作之后、在执行第二PS操作之前是否已经对执行了PS操作的单元作出写入请求。

首先，在步骤S140处，半导体器件判断是否已经作出写入请求。

当确定未作出写入请求时，半导体器件进入步骤S130。当确定已经作出写入请求时，半导体器件判断写入请求地址(X1,Y1)是否等于执行了PS操作的单元的地址(M,L)。

当确定写入请求地址(X1,Y1)等于执行了PS操作的单元的地址(M,L)时，将标志设置为1。此外，当确定写入请求地址(X1,Y1)不同于执行了PS操作的单元的地址(M,L)时，标志不变。然后，在步骤S143处，半导体器件针对写入请求地址(X1,Y1)处理写入请求，并且进入步骤S130。

参照图10，描述了示出地址比较器300的实施例的电路图。

图10的实施例与图8的实施例的不同之处在于：行地址锁存单元310和列地址锁存单元320根据锁存使能信号ENLATCH来锁存PS地址。图10还示出列地址EXTYA<0:j>。

在图10的实施例中，AND门333对XOR门331和332的输出以及PS修复信号PSREPAIRED执行AND运算，以及根据操作结果来检查PS地址是否等于写入请求地址。

参照图11，示出了用于控制图10的地址比较器的电路的示图。此外，参照图12，描述了示出图10和图11的操作的时序图。图12还示出行地址N和列地址M和M+1。

首先，NAND门401的输出通过重置信号被重置为高电平。因此，PS修复信号 PSREPAIRED被重置为低电平。然后，重置信号RESET转换为低电平。图11还示出修复信号/PSREPAIRED。

然后，当存储体故障信号DBx通过PS操作而从低电平激活到高电平时，NAND门404的输出转换为低电平，并且锁存使能信号ENLATCH转换为高电平。

第一延迟单元410在第一延迟时间D1期间将存储体故障信号DBx延迟。因此，在第一延迟时间D1之后，NAND门403的输入DBxD1从低电平转换为高电平。

第二延迟单元420在第二延迟时间D2期间将第一延迟单元410的输出延迟，以及反转并输出延迟的输出。因此，在第一延迟时间D1和第二延迟时间D2之后，NAND门403的另一输入DBxD2从高电平转换为低电平。

因此，NAND门403的输出仅在第一延迟时间D1期间保持低电平，而在其它时段期间保持高电平。

在重置输出之后，NAND门403的输出保持高电平。当NAND门403的输出转换为低电平时，NAND门402的输出转换为高电平，而NAND门401的输出转换为低电平。

照此，在存储体故障信号DBx被激活之后的第一延迟时间D1期间，锁存使能信号ENLATCH被激活。此外，当在存储体故障信号DBx被激活之后经过第一延迟时间D1时，PS修复信号PSREPAIRED被激活。

图10的地址比较器300可以在根据锁存使能信号ENLATCH锁存PS地址之后激活PS修复信号PSREPAIRED以产生锁存地址(PSRXA,PSRYA)与写入请求地址(EXTX,EXTY)之间的比较结果，由此确保用于精确比较的裕度。

已经描述了用于在出现间歇性故障时恢复同一单元中的原始数据的故障纠正方法。

本发明的技术构思可以扩展到在出现间歇性故障时确保单独的存储区动态地修复出现间歇性故障的单元的实施例。

在一个实施例中，可以考虑一种使用用于修复出现间歇性故障的单元的冗余单元来修复出现间歇性故障的单元的方法。

此时，现有的冗余单元中的一部分可以用作冗余单元，以及用于间歇性故障的单独的冗余单元可以用作冗余单元。

在一个实施例中，可以形成独立的存储区(诸如SRAM)来修复出现间歇性故障的 单元。

除了这种软修复方法以外，还可以考虑一种使用可电编程的电熔丝来物理地改变出现间歇性故障的单元的地址路径的方法。熔丝阵列可以被配置为用冗余单元的访问路径替换出现故障的单元的访问路径，以及熔丝控制器可以被配置为对熔丝阵列进行编程。

参照图13至图14，描述了示出根据本发明的实施例的用于执行修复操作的电路的示图。

在图13和图14中，位故障信号DIRTY指示是否通过第二PS操作检测到间歇性故障。此外，间歇性故障地址击中信号IFAHIT指示读取或写入请求地址是否与出现间歇性故障的地址一致。

当读取请求地址或写入请求地址不同于出现间歇性故障的地址时，第一解码器510可以根据地址比较器300根据正常单元的地址来执行典型的解码操作。第一解码器510提供列选择信号YI和根据现有的冗余技术确定的第一冗余列选择信号RYI。

当检测到间歇性故障且读取请求地址或写入请求地址等于出现间歇性故障的地址时，第二解码器520可以根据地址比较器300的控制通过PS操作提供第二冗余列选择信号PSRYI，以便替换出现间歇性故障的单元。

第二冗余列选择信号与出现间歇性故障的地址之间的对应关系可以以软件方式通过第二解码器520来设置，并通过电熔丝来物理地固定。

图14是示出其中使用SRAM 600替换出现间歇性故障的单元的实施例的示图。图14还示出信号WRITEPULSEPRE、READPULSEPRE和ENSRAM。

当读取请求地址或写入请求地址与出现间歇性故障的地址不一致时，使用IOSA 100和写入驱动器200向单元写入数据或从单元读取数据。

当读取请求地址或写入请求地址与出现间歇性故障的地址不一致时，使能SRAM 600而不是对应的单元，以及对SRAM 600执行读取操作或写入操作。

在第二PS操作期间，纠正过的数据被储存在SRAM 600中而不是被储存在检测到间歇性故障的单元中。

在一个实施例中，通过PS操作用单独的SRAM 600来修复检测到故障的单元。

本领域技术人员能够容易地修改出现故障的单元的地址与冗余单元的地址相关联 的配置或者输入地址与SRAM 600的任意地址相关联且对SRAM执行读取操作或写入操作的配置。因此，在本文省略其详细描述。

参照图15，描述了示出参照图13和14描述的半导体器件的操作的流程图。

在下文，可以假设执行了PS操作的单元为之前从未经历过间歇性故障的单元。

首先，在步骤S210处，半导体器件对行地址和列地址为M和L的单元开始第一PS操作。此时，将标志设置为零。

在步骤S220处，半导体器件将通过第一PS操作读取的数据储存在第一锁存器10中。

然后，在步骤S230处，半导体器件判断是否已经经过预定时间α。

当确定已经经过预定时间时，在步骤S250处，半导体器件判断标志是否为1。所述标志指示在第一PS操作之后是否已经对与执行了PS操作的地址相同的地址作出写入请求。

当标志为1时，在步骤S210处，半导体器件对对应的单元再次执行第一PS操作；而当标志为0时，在步骤S260处，半导体器件对同一单元执行第二PS操作。

然后，在步骤S261处，半导体器件判断通过第二PS操作读取的数据是否等于储存在第一锁存器10中的数据。

当两个数据彼此不同时，在步骤S264处，半导体器件确定出现了间歇性故障，并用冗余单元替换执行了PS操作的单元。然后，在步骤S262处，半导体器件将储存在第一锁存器10中的数据储存到冗余单元中。

然后，在步骤S263处，半导体器件将行地址M和列地址L更新为要执行PS操作的下一个单元的地址，以及在步骤S210处，对下一个单元执行第一PS操作。

在步骤S240至步骤S242处，半导体器件判断在第一PS操作之后、在执行第二PS操作之前是否已经对执行了PS操作的单元作出写入请求。

首先，在步骤S240处，半导体器件判断是否已经作出写入请求。

当确定已经作出写入请求时，在步骤S241处，半导体器件判断写入请求地址(X1,Y1)是否等于执行了PS操作的单元的地址(M,L)。

当确定写入请求地址(X1,Y1)等于执行了PS操作的单元的地址(M,L)时，将标志设置为1。此外，当确定写入请求地址(X1,Y1)不同于执行了PS操作的单元的地址(M,L)时，标志不变。然后，半导体器件进入步骤S271。

当在步骤S240处确定未作出写入请求时，在步骤S270处，半导体器件确定是否已经作出读取请求。

当确定未作出读取请求时，半导体器件进入步骤S230。此外，当确定已经作出读取请求时，半导体器件进入步骤S271。

在步骤S271处，半导体器件判断在读取请求地址或写入请求地址(X1,Y1)处是否已经出现过间歇性故障。在步骤272处，对该请求进行处理。

当确定在读取请求地址或写入请求地址处已经出现间歇性故障时，其可以指示已经用冗余单元替换对应的单元。因此，在步骤S273处，半导体器件针对冗余单元处理读取请求或写入请求。当确定在请求的地址处从未出现过间歇性故障时，半导体器件针对读取请求单元或写入请求单元处理读取请求或写入请求。

然后，半导体器件进入步骤S230，并重复上述步骤。

在上述实施例中，假设执行了PS操作的单元(M,L)为从未经历过间歇性故障的单元。

然而，本领域技术人员可以将本发明的技术构思应用于其中执行了PS的单元(M,L)为已经经历过间歇性故障的单元的情况。

参照图16，系统1000可以包括一个或更多个处理器1100。处理器1100可以单独使用或与其它处理器组合使用。芯片组1150可以电耦接到处理器1100。芯片组1150为用于处理器1100与系统1000的其它组件之间的信号的通信路径。其它组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和磁盘驱动器控制器1300。根据系统1000的配置，若干不同信号中的任意一个可以通过芯片组1150来传输。

存储器控制器1200可以电耦接到芯片组1150。存储器控制器1200可以通过芯片组1150接收从处理器1100提供的请求。存储器控制器1200可以电耦接到一个或更多个存储器件1350。存储器件1350可以包括上述半导体器件。

芯片组1150还可以电耦接到I/O总线1250。I/O总线1250可以充当从芯片组1150到I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包 括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以采用若干通信协议中的任何一个与I/O设备1410、1420和1430通信。

磁盘驱动器控制器1300还可以电耦接到芯片组1150。磁盘驱动器控制器1300可以充当芯片组1150与一个或更多个内部磁盘驱动器1450之间的通信路径。磁盘驱动器控制器1300和内部磁盘驱动器1450可以使用几乎任何类型的通信协议来彼此通信或与芯片组1150通信。

在这种情况下，本领域技术人员可以将本发明的技术构思应用于其中半导体器件判断在替换出现间歇性故障的单元的冗余单元中是否也出现了间歇性故障且用另一冗余单元修复该冗余单元的情况。

根据本发明的实施例，半导体器件可以在存储单元的操作期间检测并纠正间歇性故障，以及提高可靠性。

此外，半导体器件可以在存储单元的操作期间通过软件方法来修复出现间歇性故障的单元，由此提高存储单元的可靠性。

此外，半导体器件可以在存储单元的操作期间使用冗余单元来修复出现间歇性故障的单元，由此提高存储单元的可靠性。

此外，半导体器件可以在存储单元的操作期间通过硬修复方法来修复出现间歇性故障的单元，由此提高存储单元的可靠性。

尽管已经为了说明性目的描述了本发明的各种实施例，但是对于本领域技术人员明显的是，在不脱离如所附权利要求中所限定的本发明的精神和范围的情况下，可以作出各种变化和修改。