具有非易失性存储器单元与参考单元的集成电路的制作方法

本发明是有关于一种具有阻抗存储器单元(例如相变形存储器)的非易失性存储器。
背景技术：
：阻抗存储器单元(例如相变形存储器)的问题在于阻抗漂移(ResistanceDrift)。发生阻抗漂移时，自从最后一次编程操作后所经过的时间将会导致存储器单元的存储值会持续变化。图1显示具有固定参考临界值的阻抗漂移的一例。参考临界值包括第一参考11，第二参考13与第三参考15。参考临界值定义阻抗窗口的外围边界，也定义代表存储器单元的不同数据存储值的阻抗范围。因为阻抗漂移的关系，存储各个数据值的可接受阻抗范围的阻抗窗口随着时间过去而变窄。如果不解决的话，数据值的阻抗窗口将愈加窄化至不可接受，甚至完全消失，某些存储器单元所存储的阻抗值可能漂移至这些存储器单元原本所存的数据值所相关的阻抗范围的外部。例如，在图1中，阻抗值R2与R3随着时期经过而漂移至不同阻抗范围。在编程时，阻抗值R2会介于第一参考11与第二参考13之间。在编程时，阻抗值R3原本介于第二参考13与第三参考15之间，但因为阻抗漂移的关系，阻抗值R3变得高于第三参考15。在此情况下，因为阻抗值R2与R3被阻抗漂移所影响，存储阻抗值R2与R3的存储器单元所存储的阻抗值将会代表不同的数据值，不同于初始编程阻抗值所代表的初始数据值。解决阻抗漂移的方法之一是对阻抗范围之间的临界值进行多次的更新。在此方法中，因为存储器单元的阻抗值随着时间而漂移，临界值也不自然地随时间而改变。此方法非常倚赖正确的阻抗漂移模型，其可能会偏离于部分(如果为数不多的话)存储器单元的实际阻抗漂移。随着时期经过，阻抗漂移模型与实际阻抗漂移之间的差异变得更严重。例如，图2显示阻抗漂移所具的参考临界值随着时间而调整。参考临 界值包括第一参考17，第二参考19与第三参考21。当然，参考临界值定义阻抗窗口的外围边界，其定义代表不同数据存储值的阻抗范围。然而，在试着补偿阻抗值的阻抗漂移时，参考临界值受到多次更新。理想上，更新后参考临界值将导致阻抗值能位于正确阻抗范围内，而没有阻抗漂移。然而，由于对模型的重度依靠将导致错误，且阻抗漂移模型与实际阻抗漂移之间的差异变得更严重。因此，需要能解决阻抗漂移，以正确反映存储器单元的阻抗值。也需要能解决阻抗漂移，其正确度不随着存储器装置的生命周期而变差。技术实现要素：本发明中，对非易失性存储器单元与参考单元进行更新以解决阻抗漂移。不同的方法包括，在编程操作时进行更新，以及在编程操作之后，如果满足条件时进行更新。根据本发明一实施例，提出一种集成电路，包括：一第一存储器单元，具有一第一阻抗；一感应放大器电路，包括一第一参考单元，具有一第一参考阻抗；一存储器，存储该第一参考单元的一更新状态；以及一控制电路。感应放大器电路相比该第一存储器单元的该第一阻抗与该第一参考单元的该第一参考阻抗，以比较该第一阻抗与该第一参考阻抗。该控制电路可响应于对该第一存储器单元的编程指令。编程该第一存储器单元后，该控制电路更新存于该存储器内的该更新状态以表示，一条件满足后，该第一存储器单元的该第一阻抗与该第一参考单元的该第一参考阻抗被更新。在不同实施例中，该条件是下列其中之一：一经过周期；该控制电路接收到该集成电路的一电源关闭所造成的一信号；或，该控制电路接收到提供电源至该集成电路的一备用电源所发出的一信号。在本发明一实施例中，该条件满足后，该控制电路更新该第一存储器单元的该第一阻抗与该第一参考单元的该第一参考阻抗，并更新存于该存储器内的该更新状态以表示，该第一存储器单元的该第一阻抗与该第一参考单元的该第一参考阻抗已被更新。在本发明一实施例中，该第一存储器单元与该第一参考单元共享相同单元架构。例如，在一实施例中，该第一存储器单元与该第一参考单元皆 为相变单元，该第一存储器单元与该第一参考单元可为香菇形，桥形，贯孔主动与孔形。在本发明一实施例中，该第一存储器单元与该第一参考单元共享相同可编程阻抗材质。范例包括相变材质，金属氧化材质，旋转移力矩材质，导电桥材质，磁性材质与磁阻材质。在本发明一实施例中，该第一阻抗存储多个位，该第一参考单元属于存储不同参考阻抗的多个参考单元之一，该感应放大器电路将该第一阻抗相比于该些不同参考阻抗，以决定该第一阻抗所代表的该些位，且该条件满足后，该些参考单元被更新。根据本发明另一实施例，集成电路包括：一第一存储器单元，具有一第一阻抗；一感应放大器电路，包括一第一参考单元，具有一第一参考阻抗；以及一控制电路。感应放大器电路相比该第一存储器单元的该第一阻抗与该第一参考单元的该第一参考阻抗，以比较该第一阻抗与该第一参考阻抗。该控制电路可响应于对该第一存储器单元的编程指令，以编程该第一存储器单元与该第一参考单元。在本发明一实施例中，该第一存储器单元与该第一参考单元共享相同单元架构。例如，在一实施例中，该第一存储器单元与该第一参考单元皆为相变单元，该第一存储器单元与该第一参考单元可为香菇形，桥形，贯孔主动与孔形。在本发明一实施例中，该第一存储器单元与该第一参考单元共享相同可编程阻抗材质。范例包括相变材质，金属氧化材质，旋转移力矩材质，导电桥材质，磁性材质与磁阻材质。在本发明一实施例中，该第一阻抗存储多个位，该第一参考单元属于存储不同参考阻抗的多个参考单元之一，该感应放大器电路将该第一阻抗比较于该些不同参考阻抗，以决定该第一阻抗所代表的该些位，且接收该第一存储器单元的编程指令后，该控制电路编程该第一存储器单元。在本发明一实施例中，集成电路包括：一存储器单元阵列，包括具有多个阻抗的多个存储器单元群组；多个感应放大器，包括具有多个参考阻抗的多个参考单元组，以及一控制电路。该些感应放大器相比存于该存储器单元阵列内的该些阻抗与参考阻抗，以决定相对于该些参考阻抗的该些阻抗的值。该些参考单元组的不同参考单元组通过该些感应放大器的一对应感应放大器而耦合至该些存储器单元群组的不同存储器单元群组。该控制电路，于编程该些存储器单元群组的一第一存储器单元群组内的一或多个存储器单元后，将通过该对应感应放大器而耦合至该第一存储器单元群组的该些参考单元组的一参考单元组编程。在本发明一实施例中，编程该第一存储器单元群组内的该一或多个存储器单元后，该控制电路也将该第一存储器单元群组内的一或多个已编程存储器单元进行编程。在本发明一实施例中，集成电路包括：一存储器单元阵列，包括具有多个阻抗的多个存储器单元群组；多个感应放大器，包括具有多个参考阻抗的多个参考单元组；一存储器，存储该些存储器单元群组的多个更新状态；以及一控制电路。该些感应放大器比较存于该存储器单元阵列内的该些阻抗与参考阻抗，以决定相对于该些参考阻抗的该些阻抗的值。该些参考单元组的不同参考单元组通过该些感应放大器的一对应感应放大器而耦合至该些存储器单元群组的不同存储器单元群组。编程该些存储器单元群组的一第一存储器单元群组内的一或多个存储器单元后，该控制电路更新存于该存储器内的该些更新状态之一，以表示，一条件满足后，该第一存储器单元群组的该些阻抗与该些参考单元组的该参考单元组的该些参考阻抗被更新，该些参考单元组的该参考单元组通过该对应感应放大器而电性耦合至该第一存储器单元群组。在本发明一实施例中，该条件满足后，该控制电路更新该第一存储器单元群组的该些阻抗与该参考单元组的该些参考阻抗，并更新存于该存储器的该些更新状态，以表示，该第一存储器单元群组的该些阻抗与该参考单元组的该些参考阻抗已被更新，该些参考单元组的该参考单元组通过该对应感应放大器而电性耦合至该第一存储器单元群组。本发明一实施例提供一方法，包括：编程一第一存储器单元以具有一第一阻抗；编程该第一存储器单元后，更新存于一存储器内的该第一存储器单元的一更新状态以表示，一条件满足后，该第一存储器单元的该第一阻抗与一第一参考单元的一第一参考阻抗被更新，其中，该第一存储器单元与该第一参考单元通过感应放大器电路而彼此耦合。感应放大器电路相比该第一阻抗与该第一参考阻抗。本发明一实施例提供一方法，包括：编程一第一存储器单元以具有一第一阻抗；编程该第一存储器单元后，编程一第一参考单元以具有一第一参考阻抗，其中，该第一存储器单元与该第一参考单元通过感应放大器电路而彼此耦合。感应放大器电路相比该第一阻抗与该第一参考阻抗。本发明一实施例提供一方法，包括：编程多个存储器单元群组中的一第一存储器单元群组内的一或多个存储器单元，该一或多个存储器单元具有各自的阻抗；编程该第一存储器单元群组内的该一或多个存储器单元后，编程多个参考单元组的一参考单元组以具有多个参考阻抗，该些参考单元组的不同参考单元组通过多个感应放大器的一对应感应放大器而电性耦合至该些存储器单元群组的不同存储器单元群组。感应放大器电路比较该些阻抗与该些参考阻抗。在另一实施例中，编程该第一存储器单元群组内的该一或多个存储器单元后，也将该第一存储器单元群组内的一或多个已编程存储器单元进行编程。本发明一实施例提供一方法，包括：编程多个存储器单元群组中的一第一存储器单元群组内的一或多个存储器单元以具有各自的阻抗；编程该第一存储器单元群组内的该一或多个存储器单元后，更新存于一存储器内的多个更新状态之一，以表示，一条件满足后，该第一存储器单元群组的该些阻抗与多个参考单元组的一参考单元组的多个参考阻抗被更新，该参考单元组通过多个感应放大器的一对应感应放大器而电性耦合至该第一存储器单元群组。为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并 配合所附附图，作详细说明如下：附图说明图1显示具有固定参考临界值的阻抗漂移的一例。图2显示阻抗漂移所具的参考临界值随着时间而调整。图3显示可更新阻抗存储器单元与参考单元的系统方块图，包括更新状态存储器，其可存储能代表存储器单元与参考单元的更新状态的标识。图4显示可更新阻抗存储器单元与参考单元的系统方块图，其不需要存储器来存储标识。图5与图6显示不同尺寸的存储器单元群组，以NOR形型群组与DRAM型群组为对比。图7显示制造集成电路的流程，该集成电路可执行更新以解决阻抗漂移。图8显示制造集成电路的流程，该集成电路可执行更新以解决阻抗漂移。图9显示制造集成电路的流程，该集成电路可执行更新以解决阻抗漂移，其具有一群存储器单元，选择其中一存储器单元以进行编程。图10显示制造集成电路的流程，该集成电路可执行更新以解决阻抗漂移，其具有代表存储器单元与参考单元的更新状态的存储器标识。图11显示制造集成电路的流程，该集成电路可执行更新以解决阻抗漂移，其具有一群存储器单元，选择其中一存储器单元以进行编程，且其具有代表存储器单元与参考单元的更新状态的存储器标识。图12至图16显示相变形晶胞的不同类别，可其当成存储器单元与参考单元。图12显示香菇形晶胞(mushroom-type)的剖面图，其可当成存储器单元与参考单元。图13显示桥形(bridge-type)晶胞的剖面图，其可当成存储器单元与参考单元。图14显示贯孔主动(active-in-via)晶胞的剖面图，其可当成存储器单元与参考单元。图15显示孔形(poretype)晶胞的剖面图，其可当成存储器单元与参 考单元。图16显示金属氧化物(metal-oxide)晶胞的剖面图，其可当成存储器单元与参考单元。图17显示包括存储器单元与参考单元的集成电路的方块图。【符号说明】图111：第一参考13：第二参考15：第三参考R1～R4：阻抗值图217：第一参考19：第二参考21：第三参考图3101：集成电路120～130：第一群组至第N群组121：第一存储器单元群组122：第一Y译码器124：第一感应放大器126：第一参考单元128：第一X译码器131：第N存储器单元群组132：第NY译码器134：第N感应放大器136：第N参考单元138：第NX译码器150：存储器单元群组译码器171：控制电路180：存储器图4102：集成电路120～130：第一群组至第N群组121：第一存储器单元群组122：第一Y译码器124：第一感应放大器126：第一参考单元128：第一X译码器131：第N存储器单元群组132：第NY译码器134：第N感应放大器136：第N参考单元138：第NX译码器150：存储器单元群组译码器172：控制电路图5220：群组221：第一NOR型存储器单元群组222：第一Y译码器224：第一感应放大器226：第一参考单元228：第一X译码器图6320：群组321：第一DRAM型存储器单元群组322：第一Y译码器324：第一感应放大器326：第一参考单元328：第一X译码器图7402-406：步骤图8502-506：步骤图9602-606：步骤图10502-518：步骤图11602-618：步骤图1210：单元12：顶电极14：底电极16：绝缘壁18：相变材质20：接点22：存取装置24：主动区36：绝缘介电材质图1318：相变材质22：存取装置28：单元30：介电间隔壁32、34：第一与第二电极36：绝缘介电材质38：宽度24b、24c：相变材质26：相变区图1418：相变材质22：存取装置32与34：第一与第二电极36：绝缘介电材质40：单元42：顶表面44：底表面46：宽度图1518：相变材质22：存取装置32与34：第一与第二电极36：绝缘介电材质48：单元图1650：单元52：线层54：底电极56：导电元件58：介电层59：存储器元件60：金属氧化物层62：顶电极64：金属氧化物环图17710：集成电路712：存储器阵列714：字线译码器与驱动器716：字线718：页缓冲器720：位线722：总线724：感应放大器与参考单元726：数据总线728：数据输入线730：其余电路732：数据输出线734：控制器736：偏压电压源与电流源740：相变存储器芯片具体实施方式现将说明本发明结构实施例与方法。本发明并不受限于所揭露的实施例与方法，且本发明可利用其他特征，元件，方法与实施例等来实现。优选实施例用于描述本发明，但非用于限制其范围，本发明范围由权利要求所定义。本领域技术人员可根据后续描述而了解到本发明可有其他变形。不同实施例中，相似元件标示成相似参考符号。图3显示可更新阻抗存储器单元与参考单元的系统方块图，包括更新状态存储器，其可存储能代表存储器单元与参考单元的更新状态的标识。集成电路101包括N个群组，第一群组120至第N群组130。第一群组120包括第一存储器单元群组121，第一Y译码器122，第一感应放大器124，第一参考单元126，与第一X译码器128。第N群组130包括第N存储器单元群组131，第NY译码器132，第N感应放大器134，第N参考单元136，与第NX译码器138。其他群组可包括相似元件。在其他实施例中，多个群组可共享X译码器。第一存储器单元群组121至第N存储器单元群组131的各种单元架构与材质的例子将在后续附图中描述。在进行存储器操作时，例如，读取，编程，抹除，对存储器单元的选择乃是由第一群组120的第一X译码器128与第一Y译码器122，以及第N群组130的第NX译码器138与第NY译码器132所完成。当进行读取操作，或编程或抹除操作的验证步骤时，第一感应放大器124将第一存储器单元群组121的一被选存储器单元比较于第一参考单元126。相似地，第N感应放大器134将第N存储器单 元群组131的一被选存储器单元比较于第N参考单元136。通过将存储器单元比较于参考单元，感应放大器可决定相比于参考单元的存储器单元的阻抗值。参考单元的数量可为存储器单元所能存储的可能数据值的总数，再减1。由参考单元所存储的参考阻抗值区分了代表不同数据值的阻抗范围。例如，具有2种可能数据值的基本的2阶存储器单元可相比于2-1＝1参考单元，该参考单元所存的参考阻抗能区分出代表2种不同数据值的2种阻抗范围；而具有N种可能数据值的N阶存储器单元可相比于N-1参考单元，该N-1参考单元所存的N-1不同参考阻抗能区分出代表N种不同数据值的N种阻抗范围。在这些例子中，通过将存储器单元比较于参考单元，感应放大器可决定出，相比于N-1参考单元，存于存储器单元内的阻抗值，以决定包含所存阻抗值的该N个阻抗范围之一。在不同实施例中，彼此相关的存储器单元群组的存储器单元与参考单元的单元架构及/或材质是相同的。如果感应放大器可电性耦合存储器单元与参考单元以进行比较并将存储器单元与参考单元彼此去耦合的话，则存储器单元与参考单元是彼此相关。比如，第一存储器单元群组121的存储器单元与第一参考单元126的参考单元通过第一感应放大器124而彼此相关；以及第N存储器单元群组131的存储器单元与第N参考单元136的参考单元通过第N感应放大器134而彼此相关。通过彼此分享单元架构及/或材质，存储器单元的阻抗漂移与参考单元的阻抗漂移可彼此紧密连动。然而，如果不更新的话，存储器单元与参考单元之间的阻抗漂移连动会随着时间经过而变差。响应于控制电路171，存储器单元群组译码器150从第一群组120至第N群组130中选出一个群组。存储器180存储第一群组120至第N群组130的更新状态标识。当此群组中的一或多个存储器单元被编程时，此群组的存储器标识会被设定。群组的存储器标识被设定代表着，满足某些条件后，此群组中的编程存储器单元与参考单元被更新，比如，时期经过，控制电路接收到集成电路的电源关闭信号，以及控制电路接收到提供电源至集成电路的备用电源所发出的信号。在更新群组中的编程存储器单元与参考单元后，此群组的状态 标识会被重置。控制电路171的流程可参考图10与图11。控制电路可进行更新或编程，如图10与图11所示。存储器180的位置举例如下。例如，存储器180可为不同群组(第一群组120至第N群组130)的一部分，位于所显示元件或额外元件之中。在其他实施例中，存储器180的标识可代表，满足某些条件后，不同大小群组的编程存储器单元与不同大小群组的参考单元被更新，比如，时期经过，控制电路接收到集成电路的电源关闭信号，以及控制电路接收到提供电源至集成电路的备用电源所发出的信号。例如，不同于被编程单元属于整个存储器单元群组(例如第一存储器单元群组121或第N存储器单元群组131)，存储器单元群组可分割成较小的子群组，不同子群组由存储器180中的不同标识所代表。在另一例中，存有不重要数据的存储器群组的一部分可不被存储器180的标识所代表。图4显示可更新阻抗存储器单元与参考单元的系统方块图，其不需要存储器来存储标识。图4与图3中有大部分元件相同，例如，第一存储器单元群组121至第N存储器单元群组131，以及存储器单元群组译码器150。然而，在图4的集成电路102中，不需要能存储更新状态标识的存储器180。相比于图3之例，图4之例有更频繁的更新。然而，并不影体周期持久性(cyclingendurance)，在例如是闪存中，区块抹除的执行早于编程。在某些实施例中，参考单元的周期持久性等于存储器单元的周期持久性。周期持久性代表此单元的生命周期中的可允许编程与抹除周期。在另一例中，则不需要存储器180，因为条件满足后，例如，周期经过，控制电路接收到集成电路的电源关闭信号，以及控制电路接收到提供电源至集成电路的备用电源所发出的信号等，所有群组都会被更新。另一方面，条件满足后，并非所有群组都被更新，而是这些群组的既定子集合会被更新。在另一实施例中，条件满足后，各群组的既定子群组会被更新。在更一实施例中，条件满足后，这些群组的既定子集合的既定子群组会被更新。这些变化的共同点在于，因为已事先决定好被更新的部分，不需要存储器180来追踪，自从上次更新后，存储器单元已被编程的存储器单元群组。控制电路172的流程可参考图8与图9。控制电路可执行更新或编程，如图8与图9所示。另外，控制电路172的功能相似于图3的控制电路171。图5与图6显示不同尺寸的存储器单元群组，以NOR型群组与DRAM型群组为对比。图5与图6的例子可应用于图3或图4中的集成电路。图5显示群组220，包括第一NOR型存储器单元群组221，第一Y译码器222，第一感应放大器224，第一参考单元226与第一X译码器228。图6显示群组320，包括第一DRAM型存储器单元群组321，第一Y译码器322，第一感应放大器324，第一参考单元326与第一X译码器328。在X方向与Y方向上，第一DRAM型存储器单元群组321小于第一NOR型存储器单元群组221。字线从X译码器延伸出，沿着Y译码器的长度方向；而位线从Y译码器延伸出，沿着X译码器的长度方向。故而，X方向大小代表位线长度，而Y方向大小代表字线长度。第一DRAM型存储器单元群组321具有较短的位线与较短的字线，而第一NOR型存储器单元群组221具有较长的位线与较长的字线。为了达到高读取与写入性能，第一DRAM型存储器单元群组321优于第一NOR型存储器单元群组221。第一DRAM型存储器单元群组321的存储器容量小于第一NOR型存储器单元群组221。为达相同的总单元容量，DRAM型存储器单元群组的数量要多于NOR型存储器单元群组的数量。较多的DRAM型存储器单元群组的数量会伴随着较高的成本，例如，更多的感应放大器，更多的不连续参考单元群组，与对不同群组的更多绕线。即便是DRAM型存储器单元群组的存储器容量相同于NOR型存储器单元群组的存储器容量，DRAM型存储器单元群组的聚合尺寸大于NOR型存储器单元群组的聚合尺寸。本发明另一变化则可合并DRAM型存储器与NOR型存储器的性能，通过在不同的X方向尺寸与Y方向尺寸上包括多个存储器单元群组。在此实施例中，较小尺寸的存储器单元群组可提供较好的存储器性能，但较大尺寸的存储器单元群组可增加总存储器容量。在某些实施例中，阻抗漂移可由下列等式来表示：R(t)=R0(tt0)γ]]>γ=Δlog(R)Δlog(t)]]>在第一等式中，阻抗漂移时期的结束时间后的阻抗等于初始阻抗乘上分数。此分数是结束时间比上初始时间的比值。分数是γ(漂移系数)的指数。在第二等式中，γ(漂移系数)等于分数。分子是2个对数之差：结束阻抗的对数与初始阻抗的对数。分母是2个对数之差：结束时间的对数与初始时间的对数。底下的表格显示因为阻抗漂移所导致的阻抗窗口的减少的计算，分别显示从编程后经过1小时，与从编程后经过24小时。在经过这些时间后，可对编程存储器单元与参考单元进行更新。在更新后，阻抗漂移过程重新开始。下表之例是利用这两个阻抗漂移等式而得。存储器单元存储阻抗值R1，R2与R3分别于不同阻抗范围。不同阻抗范围由不同参考阻抗150K欧姆，300K欧姆与530K欧姆所区隔出。初始时间t0是5秒。初始阻抗R0经历阻抗漂移，3600秒(1小时)与86400秒(24小时)，至结束阻抗。漂移系数γ是0.01。阻抗窗口是参考阻抗与结束阻抗的差异。在下表中，于24小时中，最小阻抗窗口下降至约62K欧姆，在更新之前。R(kΩ)R0(kΩ)t(秒)Ref(kΩ)阻抗窗口(kΩ)R185.4404180360015064.5595923288.19936808640015061.80064191R2213.601200360030086.39898079220.49842008640030079.50160477R3405.84193803600530124.1580635418.94738086400530111.0530491下表之例是利用这两个阻抗漂移等式而得。存储器单元存储阻抗值R1，R2与R3分别于不同阻抗范围。不同阻抗范围由不同参考阻抗150K欧姆，300K欧姆与530K欧姆所区隔出。初始时间t0是5秒。初始阻抗 R0经历阻抗漂移，3600秒(1小时)与86400秒(24小时)，至结束阻抗。漂移系数γ是0.03。阻抗窗口是参考阻抗与结束阻抗的差异。在下表中，于24小时中，最小阻抗窗口下降至约21K欧姆，在更新之前。R(kΩ)R0(kΩ)t(秒)Ref(kΩ)阻抗窗口(kΩ)R197.4563180360015052.54369039107.2053808640015042.79468947R2243.6408200360030056.35922597268.01332008640030031.98672367R3462.9175380360053067.08252934509.22523808640053020.77477498在上表中，上例的24小时的更新时期相当于对生命周期为10年的存储器单元与参考单元进行更新存储器单元与参考单元约3600次。可选择更新时期长于或短于24小时，或者是长于或短于1小时。可根据设计与制造变量，来选择参考阻抗的不同数量与值，初始阻抗的不同数量与值，及不同γ值。图7显示制造集成电路的流程，该集成电路可执行更新以解决阻抗漂移。在步骤402，依上例的表格来将阻抗漂移模型化或测量。在步骤404，找出最小阻抗窗口。如果此最小阻抗窗口是不可接受的，则减少时期以降低阻抗漂移的量，直到最小阻抗窗口成为可接受为止。另外，如果最小阻抗窗口是可接受的，则可增加时期以增加阻抗漂移的量，使得更新频率降低但维持可接受的最小阻抗窗口。在步骤406，可将具有适当更新时期的集成电路送交制造(tapeout)。另一方面，在制造出集成电路后，将适当更新时期编程至集成电路上。此流程可缩短成步骤的子集合或子组合。图8-图11显示进行更新的流程例子。在这些流程例子中，更新代表编程例子，其接续在对式化指令中所指定晶胞成功编程之后。更新可包括在此编程之前的抹除或区块抹除。图8显示制造集成电路的流程，该集成电路可执行更新以解决阻抗漂 移。在步骤502中，接收编程指令以对存储器单元进行编程。在步骤504中，响应于此编程指令，对存储器单元进行编程。在步骤506中，更新对应于此编程后存储器单元的参考单元。通过更新参考单元，更新后参考单元之后续阻抗漂移可追踪响应于此编程指令而被编程的存储器单元。此流程可执行于如图4的集成电路。编程存储器单元可位于第一存储器单元群组121至第N存储器单元群组131的任一。参考单元可跟编程存储器单元位于同一群组中。例如，响应于所接收的编程指令以对位于第一存储器单元群组121内的存储器单元进行编程，位于第一存储器单元群组121内的存储器单元被编程。为更新，第一参考单元126内的参考单元被编程。图9显示制造集成电路的流程，该集成电路可执行更新以解决阻抗漂移，其具有一群存储器单元，选择其中一存储器单元以进行编程。在步骤602中，接收编程指令以对存储器单元群组内的存储器单元进行编程。在步骤604中，响应于此编程指令，对存储器单元群组内的存储器单元进行编程。在步骤606中，对多组其余晶胞进行更新。在更新中，更新对应于此编程后存储器单元的参考单元。如图8所示，通过更新参考单元，更新后参考单元之后续阻抗漂移可追踪响应于此编程指令而被编程的存储器单元。在另一种更新中，其余编程存储器单元所存储的其他阻抗也被更新。这些其余编程存储器单元跟编程后存储器单元属于同一存储器单元群组，且是先前已被编程。通过更新属于同一存储器单元群组的编程后存储器单元的其余阻抗，其余编程存储器单元之后续阻抗漂移可追踪被此编程指令所编程的存储器单元。此流程可执行于如图4的集成电路，如图8所讨论般。例如，响应于所接收的编程指令以对位于第一存储器单元群组121内的存储器单元进行编程，位于第一存储器单元群组121内的存储器单元被编程。为更新，第一参考单元126内的参考单元被编程，且位于第一存储器单元群组121内的其余已编程存储器单元也被编程。图10显示制造集成电路的流程，该集成电路可执行更新以解决阻抗漂移，其具有代表存储器单元与参考单元的更新状态的存储器标识。在步骤502中，接收编程指令以对存储器单元进行编程。在步骤504中，响应于此编程指令，对存储器单元进行编程。在步骤507中，对已编程的此存储器单元设定其存储器标识，以代表，条件满足后，未来将要进行更新。因此，不同于图8与图9，此编程指令之后，未直接进行更新。通过延迟此更新，可减少更新例子。图8与图9可称为多重更新，而图10可将多重更新聚合成较少数的更新。然而，要维持代表此更新状态的晶胞标识会是额外的成本。在步骤508中，决定更新条件是否满足。条件满足的例子是时期经过(步骤510)，控制电路接收到集成电路的电源关闭信号(步骤512)，以及控制电路接收到提供电源至集成电路的备用电源所发出的信号(步骤514)。如果条件未满足，流程回至步骤502，以进行其他存储器操作。当条件满足时，流程接续至步骤516。步骤516中，响应于已编程存储器单元的存储器标识被设定，通过编程来更新此存储器单元所存的阻抗。另外，通过编程来更新此存储器单元的参考单元。如图8与图9所示，通过更新参考单元，更新后参考单元之后续阻抗漂移可追踪响应于此编程指令而被编程的存储器单元。然而，不同于图8与图9所示，此编程指令所选择与编程的相同存储器单元也被更新。相同存储器单元也被更新以抵消时间延迟，时间延迟是指，介于当编程指令选择与编程此存储器单元的较早时间，以及当条件满足后对参考单元更新的较晚时间，这两者之间的时间延迟。除非相同存储器单元也被更新，此时间延迟可造成相同存储器单元与参考单元之间的不同阻抗漂移。在步骤518，存储器180中的已设定存储器标识被重置，且流程回至步骤502。此流程可执行于如图3的集成电路。编程存储器单元可位于第一存储器单元群组121至第N存储器单元群组131的任一。响应于所接收的编程指令以对位于第一存储器单元群组121内的存储器单元进行编程，位于第一存储器单元群组121内的存储器单元被编程。存储器180中相关于第一存储器单元群组121内的存储器单元的存储器标识被设定。更新条件已满足，通过编程来更新第一存储器单元群组121内的存储器单元，且通过编程来更新第一参考单元126内的参考单元。图11显示制造集成电路的流程，该集成电路可执行更新以解决阻抗漂移，其具有一群存储器单元，选择其中一存储器单元以进行编程，且其具有代表存储器单元与参考单元的更新状态的存储器标识。在步骤602中，接收编程指令以对存储器单元群组中的存储器单元进行编程。在步骤604中，响应于此编程指令，对存储器单元群组中的存储器单元进行编程。在步骤607中，对具有已编程存储器单元的此存储器单元群组设定其存储器标识，以代表，条件满足后，未来将要进行更新。如同图10，此编程指令之后，未直接进行更新。通过延迟此更新，可将多重更新聚合成较少数的更新。然而，要维持代表此更新状态的晶胞标识会是额外的成本。在步骤608中，决定更新条件是否满足。条件满足的例子是时期经过(步骤610)，控制电路接收到集成电路的电源关闭信号(步骤612)，以及控制电路接收到提供电源至集成电路的备用电源所发出的信号(步骤614)。如果条件未满足，流程回至步骤602，以进行其他存储器操作。当条件满足时，流程接续至步骤616。步骤616中，响应于具有已编程存储器单元的此存储器单元群组的存储器标识被设定，可更新多组单元。在一组已更新单元中，将具有已编程存储器单元的群组(其标识已被设定)所对应的参考单元给予更新。在另一组已更新晶胞中，将标识已被设定的群组内的已编程存储器单元给予更新。这些已编程存储器单元已在一或多编程指令中被编程。通过更新这些已编程存储器单元，这些已编程存储器单元与参考单元之后续阻抗漂移将彼此追踪。在步骤618中，将存储器180中的已设定的存储器标识给予重置，且流程回至步骤602。此流程可执行于如图3的集成电路。比如，响应于所接收的编程指令以对位于第一存储器单元群组121内的存储器单元进行编程，位于第一存储器单元群组121内的存储器单元被编程。存储器180中，具有已编程存储器单元的第一存储器单元群组121的相关存储器标识被设定。更新条件已满足，通过编程来更新第一存储器单元群组121内的存储器单元，且通过编程来更新第一参考单元126内的参 考单元。图12至图16显示相变形晶胞的不同类别，可当成存储器单元与参考单元。图12至图15显示相变材质晶胞。相变材质的例子包括相变式存储器材质，包括硫族化物(chalcogenide)式材质与其他材质。硫族元素(chalcogen)包括下列四种元素的任一：氧(O)，硫(S)，硒(Se)与碲(Te)，其为周期表的6A族。硫族化物包括具有带正电元素或根(radical)的硫族复合物。硫族化物合金包括硫族化物与其他材质(如过渡金属)的化合。硫族化物合金通常包括周期表9A群的一或多元素，例如锗(Ge)与锡(Sn)。通常来说，硫族化物合金包括锑(Sb)，镓(Ga)，铟(In)与银(Ag)。科技文献中已描述许多种的相变式存储器材质，包括下列合金：Ga/Sb，In/Sb，In/Se，Sb/Te，Ge/Te，Ge/Sb/Te，In/Sb/Te，Ga/Se/Te，Sn/Sb/Te，In/Sb/Ge，Ag/In/Sb/Te，Ge/Sn/Sb/Te，Ge/Sb/Se/Te与Te/Ge/Sb/S。在Ge/Sb/Te合金家族中，大范围的合金复合物是可用的。这些复合物可表示为：TeaGebSb100-(a+b)。研究显示，在沉积材质中，最有用的合金乃是碲的平均浓度是低于70％，通常低于约60％且一般为约23％-58％，优选则是约48％-58％。锗的浓度是高于5％，分布于约8％-30％，通常维持低于50％。锗的浓度是约8％-40％。此复合物中的其他主要构成元素是锑。这些百分率是原子百分比，这些构成元素的原子量总和为100％。请参考专利权人Ovshinsky的美国专利第5687112号第10-11栏。另一研究文献则提及另一合金包括Ge2Sb2Te5、GeSb2Te4与GeSb4Te7(请参考由NoboruYamada所著的PotentialofGe-Sb-TePhase-ChangeOpticalDisksforHigh-Data-RateRecording”，SPIEv.3109，pp.28-37(1997))。另外，过渡金属，比如，铬(Cr)，铁(Fe)，镍(Ni)，铌(Nb)，钯(Pd)，铂(Pt)及其混合物或合金等，可跟Ge/Sb/Te组合以形成相变合金，其具有可编程阻抗特性。可用的存储器材质的例子可参考美国专利Ovshinsky第11-13栏，其所举的例子在此一并做为参考。硫族化物与其他相变材质可掺杂杂质，在一些实例中，以改变使用此掺杂硫族化物的存储器元件的导电率，过度温度，熔化温度与其他特性。掺杂于硫族化物的代表性杂质包括氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛与氧化钛。请参考美国专 利第6800504号与美国专利公开号2005/0029502。相变合金可变化于第一结构状与第二结构状，在第一结构状中，材质处于非结晶形固态，在第二结构状中，材质处于结晶形固态，以其顺序而位于此单元的主动通道区。这些合金至少是双稳态的。形成硫族化物材质的范例方法是利用PVD溅射法或磁电管(magnetron)溅射法，其来源气体是氩(Ar)，氮(N2)及/或氦(He)，压力则是1m托耳-100m托耳。沉积通常是在室温下进行。准直镜的长宽比为1-5，可用于改善填满性能。为改善填满性能，也可用数十V至数百V的直流偏压。另一方面，直流偏压与准直镜的组合可同时使用。形成硫族化物的一范例方法是用化学蒸气沉积法(CVD)，如美国专利公开号2006/0172067，其名称为硫族化物材质的化学蒸气沉积法(ChemicalVaporDepositionofChalcogenideMaterials)，其在此一并做为参考。在真空中或氮气中使用「后沉积回火处理法」也可用以改善硫族化物材质的结晶状态。回火温度通常为100℃-400℃，而回火时间则少于30分钟。图12显示香菇形晶胞(mushroom-type)10的剖面图。晶胞10包括顶电极12(其可为位线)，加热器(heater)或底电极14，围绕着底电极的绝缘壁16，耦合至顶电极12与底电极14的相变材质18，耦合至底电极14的接点20，以及耦合至接点的存取装置(accessdevice)22，比如是二极管22。此例中的单元10包括相变材质18，如可程序阻抗材质，具有主动区24，在阵列操作期间，于施加偏压的情况下，会改变相位。绝缘介电材质36当成覆盖层，包覆着单元且接触至相变材质。图13显示桥形(bridge-type)单元28的剖面图。单元28包括介电间隔壁(spacer)30，将第一与第二电极32与34分隔。绝缘介电材质36当成覆盖层且围绕着相变材质18。相变材质18延伸过介电间隔壁30，以接触于第一与第二电极32与34，因而在第一与第二电极32与34之间定义内电极电流路径，路径长度则由介电间隔壁30的宽度38所定义。单元28包括耦合至第二电极34的存取装置22。在图13中，元件24b与24c代表相变材质，而元件26代表相变区。图14显示贯孔主动(active-in-via)单元40的剖面图。单元40包括相变材质18，其顶表面42与底表面44分别接触至第一与第二电极32与34。绝缘介电材质36围绕着相变材质18。在此例中，相变材质18的宽度46实质上相同于第一与第二电极32与34的宽度，以定义出由绝缘介电材质36(当成覆盖层)所围绕的多层柱状结构。在此，「实质上」是指，包括工艺容忍度。单元40包括存取装置22，例如二极管或晶体管，耦合至电极32。图15显示孔形(poretype)单元48的剖面图。单元48包括相变材质18。绝缘介电材质36围绕着相变材质18，且当成覆盖层。相变材质18的顶表面与底表面分别接触至第一与第二电极32与34。单元48包括存取装置22，例如二极管或晶体管，耦合至电极32。如图12至图15所示，在单元中，围绕着相变材质的绝缘介电材质36包括例如是二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧硅化合物(SiOxNy)或氧化铝(Al2O3)。图16显示金属氧化物(metal-oxide)单元50的剖面图。单元50包括介于底电极54与导电元件56之间的线层(linerlayer)52。导电元件56被线层52所围绕，且沿着介电层58延伸以接触到存储器元件59，存储器元件59包括金属氧化物层60与金属氧化物环64。顶电极62位于存储器元件59上。如图16所示，位于线层52末端的存储器元件59的金属氧化物环64可引发场增强效应。介电层58接触至存储器元件59的金属氧化物环64，且当成覆盖层。顶电极62是导电元件，在某些实施例中，可当成位线的一部分。顶电极62例如可包括由下列群组所选出的一或多个元件：钛(Ti)、钨(W)、镱(Yb)、铽(Tb)、钇(Y)、钪(Sc)、铪(Hf)、锆(zr)、铌(Nb)、铬(Cr)、钒(V)、锌(zn)、铼(Re)、钴(Co)、铑(Rh)、钯(Pd)、铂(Pt)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铱(Ir)、镧(La)、镍(Ni)、氮(N)、氧(O)与钌(Ru)与其组合。在某些实施例中，顶电极62可包括多于一层的材质。底电极54为导电材质。底电极例如包括掺杂多晶硅，其可为二极管或存取晶体管的端点。另外，底电极54例如包括顶电极62的任一上述材质。导电元件56例如包括顶电极62的任一上述材质。金属氧化物层60包括金属氧化物材质，其可被编程至多个阻抗状态。 在某些实施例中，金属氧化物层60可包括由下列群组所组成的一或多金属氧化物：钨氧化物、钛氧化物、镍氧化物、铝氧化物、铜氧化物、锆氧化物、铌氧化物、钽氧化物、钛镍氧化物、掺杂铬的锶锆氧化物(SrZrO3)、掺杂铬的锶钛氧化物(SrTiO3)、镨钙锰氧化物(PraseodymiumCalciumManganeseOxide，PCMO)与镧钙锰氧化物(LaCaMnO)。在某些实施例中，存储器元件59包括WO/Cu或Ag，TiO/Cu或Ag，NiO/Cu或Ag，AlO/Cu或Ag，CuO/Cu或Ag，ZrO/Cu或Ag，NbO/Cu或Ag，TaO/Cu或Ag，TiNO/Cu或Ag，Cr-dopedSrZrO3/Cu或Ag，Cr-dopedSrTiO3/Cu或Ag，PCMO/Cu或Ag，LaCaMnO/Cu或Ag，与SiO2/Cu或Ag。线层52例如可包括TiN层或者是由硅氮化物与TiN所组成的双层。其他材质也可用于线层52。如图16所示，金属氧化物环64围绕金属氧化物层60，以接触至顶电极62。金属氧化物环64例如可包括TiNOx、SiO2、HfOx、TiNOx、TiOx、AlOx、WOx等，且金属氧化物环64的材质的阻抗高于存储器元件59的中央部分(也就是，金属氧化物层60)。在此实施例中，导电元件56包括钨，由钨氧化物所组成的金属氧化物层60，由TiNOx所组成的金属氧化物环64，且线层52包括TiN层或者是由硅氮化物与TiN所组成的双层。除了相变单元与金属氧化单元的上述单元外，固态电解质(导电桥)存储器单元与磁阻(magnetoresistive)存储器单元，旋转移力矩(spintransfertorque)材质与磁性材质，也可应用于本发明。图17显示包括存储器阵列712的集成电路710的方块图。集成电路710包括相变存储器芯片(phasechangememorychip)740。存储器阵列712包括由存储器单元所组成的存储器阵列。由参考单元所组成的参考阵列可为该存储器阵列的一部分，或为另一独立阵列。字线译码器与驱动器714耦合至且电性沟通于多条字线716，该些字线716沿着存储器阵列712的列而排列。页缓冲器718电性沟通于沿着存储器阵列712的行排列的位线720，以读取、设定与重置存储器阵列712的存储器单元。地址送至总线722上，以送至字线译码器与驱动器714与页缓冲器718。感应放大器与参考单元724，以及输入数据，包括读取、设定与重置模式的电压及/ 电流源，则通过数据总线726而耦合至页缓冲器718。数据通过数据输入线728而送至感应放大器与参考单元724的数据输入结构，数据源则是集成电路710的输入/输出端口、或者是集成电路710的内部或外部其他数据源。其余电路730可位于集成电路710上，例如是一般用途处理器或特殊用途应用电路，或提供存储器阵列712所支持的系统单芯片功能的模块的组合。由感应放大器与参考单元724所送出的数据则通过数据输出线732而送至集成电路710的输入/输出端口、或者是集成电路710的内部或外部其他数据目的。在此例中，以偏压状态机所实施的控制器734控制偏压电压源与电流源736的施加，例如读取、设定、重置与检验电压及/或电流。控制器734控制偏压电压源与电流源736的施加，以编程与更新存储器阵列712中的存储器单元与参考单元724。控制器734也包括更新状态标识，以指出，更新条件满足后，哪些群组的存储器单元与参考单元被更新。控制器734也可利用已知特殊用途逻辑电路来实施。在其他实施例中，控制器734包括一般用途处理器，其可实施于同一集成电路上，以执行计算机程序来控制此装置的操作。在另外实施例中，特殊用途逻辑电路与一般用途处理器的组合可用于实施控制器734。在一实施例中，控制器734执行：编程一第一存储器单元以具有一第一阻抗；编程该第一存储器单元后，更新存于一存储器内的该第一存储器单元的一更新状态以表示，一条件满足后，该第一存储器单元的该第一阻抗与一第一参考单元的一第一参考阻抗被更新，其中，该第一存储器单元与该第一参考单元通过感应放大器电路而彼此耦合。在另一实施例中，控制器734执行：编程一第一存储器单元以具有一第一阻抗；编程该第一存储器单元后，编程一第一参考单元以具有一第一参考阻抗，其中，该第一存储器单元与该第一参考单元通过感应放大器电路而彼此耦合。在另一实施例中，控制器734执行：编程多个存储器单元群组中的一第一存储器单元群组内的一或 多个存储器单元，该一或多个存储器单元具有各自的阻抗；编程该第一存储器单元群组内的该一或多个存储器单元后，编程多个参考单元组的一参考单元组以具有多个参考阻抗，该些参考单元组的不同参考单元组通过多个感应放大器的一对应感应放大器而电性耦合至该些存储器单元群组的不同存储器单元群组。在另一实施例中，控制器734执行：编程该第一存储器单元群组内的该一或多个存储器单元后，也将该第一存储器单元群组内的一或多个已编程存储器单元进行编程。在另一实施例中，控制器734执行：编程多个存储器单元群组中的一第一存储器单元群组内的一或多个存储器单元以具有各自的阻抗；编程该第一存储器单元群组内的该一或多个存储器单元后，更新存于一存储器内的多个更新状态之一，以表示，一条件满足后，该第一存储器单元群组的该些阻抗与多个参考单元组的一参考单元组的多个参考阻抗被更新，该些参考单元组的该参考单元组通过多个感应放大器的一对应感应放大器而电性耦合至该些存储器单元群组的该第一存储器单元群组。上述所提及的专利、专利公开案件与印刷品的任一与全部在此一并作为参考。上述描述中所用的名词，例如，上方(above)，下方(below)，顶端(top)，底部(bottom)、正上方(over)与下面(under)。这些名词乃是在描述与权利要求中用于辅助了解本发明，但非用于限定本发明。综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属
技术领域：
中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。当前第1页1 2 3