存储器系统及存储器系统的操作方法与流程

相关申请的交叉引用

本申请要求于2016年1月12日向韩国知识产权局提交的申请号为10-2016-0003531的韩国专利申请的权益，其全文内容通过引用并入本文。

实施例总体涉及一种存储器系统，并且更具体地涉及一种包括存储器装置的存储器系统及其操作方法。

背景技术：

计算机环境范例已转变为可以随时随地使用的普适计算系统。由于该事实，便携式电子装置诸如移动电话、数码相机和笔记本电脑的使用已经快速增长。这些便携式电子装置通常使用具有存储器装置，即数据存储装置的存储器系统。存储器系统可以用作便携式电子装置的主存储器装置或辅助存储器装置。

因为使用存储器装置的存储器系统不具有活动部件，所以它们提供优良的稳定性、耐用性、高信息存取速度和低功耗。具有这些优点的存储器系统的示例包括通用串行总线(usb)存储器装置、具有各种接口的存储卡和固态驱动器(ssd)。

技术实现要素：

各个实施例涉及一种改进的存储器系统以及存储器系统的操作方法。存储器系统与现有的存储器系统相比可总体较不复杂。其还可以提供由存储器系统采用的存储器装置的增加的使用效率。存储器系统进一步可以延迟性能的退化。

在实施例中，一种存储器系统可包括：存储器装置，其包括每个块包括多个页面的多个存储块；以及控制器，其包括存储器，并且适于在响应于命令的命令操作期间，将用于命令操作的用户数据和元数据的段缓冲到存储器中，并且将缓冲的段存储到包括两个或更多个的多个存储块的超级存储块中。当存储器的缓冲的段之中的待存储数据的总大小小于一次编程的单元大小时，控制器将虚拟数据以及待存储数据存储到超级存储块中。

虚拟数据的大小可取决于待存储数据的总大小和一次编程的单元大小之差。

控制器可设置具有写入起始点信息和待存储数据的大小信息以及待存储数据的存储器装置。

虚拟信息可以是待存储数据的副本。

超级存储块可包括第一和第二存储块。存储器装置还可包括：第一和第二缓冲区，其分别对应于第一和第二存储块，第一和第二缓冲区适于缓冲由存储器提供的待存储数据；以及第一和第二解码器，其分别对应于第一和第二缓冲区，第一和第二解码器适于将待存储数据从存储器转移至第一和第二缓冲区并且将虚拟数据转移至第一和第二缓冲区。

存储器装置可包括多个存储器管芯，每个管芯包括多个平面，每个平面包括多个存储块，每个块包括多个页面，并且第一和第二存储块可包括在不同的存储器管芯中。

第一和第二存储块可包括在不同的平面中。

存储器装置可包括多个存储器管芯，每个管芯包括多个平面，每个平面包括多个存储块，每个块包括多个页面，并且第一和第二存储块可包括在相同的存储器管芯中。

存储器装置可包括多个存储器管芯，每个管芯包括多个平面，每个平面包括多个存储块，每个块包括多个页面，并且第一和第二存储块可包括在相同的平面中。

在实施例中，一种用于操作存储器系统的方法，存储器系统包括存储器装置，存储器装置包括每个块包括多个页面的多个存储块以及包括存储器的控制器，方法可包括：将用于命令操作的用户数据和元数据的段缓冲到存储器中；以及在响应于命令的命令操作期间将缓冲的段存储到包括两个或更多个存储块的超级存储块中。当所存储器的缓冲的段之中的待存储数据的总大小小于一次编程的单元大小时，控制器可将虚拟数据以及待存储数据存储到超级存储块中。

虚拟数据的大小可取决于待存储数据的总大小和一次编程的单元大小之差。

缓冲的段的存储可包括设置具有写入起始点信息和待存储数据的大小信息以及待存储数据的存储器装置。

虚拟数据可以是待存储数据的副本。

缓冲的段的存储可包括：将由存储器提供的待存储数据缓冲到对应于超级存储块的第一和第二存储块的第一和第二缓冲区；将待存储数据从存储器转移至第一和第二缓冲区；以及将虚拟数据转移至第一和第二缓冲区。

附图说明

参照附图将描述本发明的各个实施例，在附图中：

图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的图。

图2是示出图1的存储器系统中采用的存储器装置的示例的图。

图3是示出根据本发明的实施例的存储器装置中的存储块的电路图。

图4至图11是示意性地示出图2的存储器装置的各方面的图。

图12和图13是示出根据本发明的实施例的对图2的存储器装置的数据处理操作的示意图。

图14是示出根据本发明的实施例的图1的存储器系统的操作过程的流程图。

具体实施方式

尽管下文将参照附图更加详细地描述各个实施例，然而注意到，本发明可以不同形式体现，并且不应被理解为限于本文阐述的实施例。相反，提供所描述的实施例使得本公开将是彻底的和完全的并且将向本发明涉及的本领域技术人员完全传达本发明。贯穿本公开，相似的参考标号在整个本发明的各种附图和实施例中表示相似的部件。

将理解的是，尽管术语“第一”、“第二”和“第三”等可以在本文使用以描述各种元件，但是这些元件不被这些术语限定。使用这些术语来将一个元件与另一元件区分。因此，下面描述的第一元件在不脱离本发明的精神和范围的情况下也可以被称为第二元件或第三元件。

附图不一定是按比例的，在一些情况下，为了清楚地示出实施例的特征，可以能会夸大比例。

将进一步理解的是，当元件被称为“连接至”或“联接至”另一元件时，它可以是直接在其它元件上、连接至或联接至其它元件或可以存在一个或多个中间元件。另外，也将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅是一个元件或也可以存在一个或多个中间元件。

本文使用的术语的目的仅是描述特定实施例而不旨在限制本发明。如本文使用的，单数形式也旨在包括复数形式，除非上下文另有清楚地说明。将进一步理解的是，当在该说明书中使用术语“包括”和“包含”时，说明阐述的元件的存在而不排除一个或多个其它元件的存在或增加。如本文使用的，术语“和/或”包括一个或多个相关的所列项目的一个或多个的任何和所有组合。

除非另有限定，否则本文所使用的包括技术术语和科学术语的所有术语具有与本发明所属领域中技术人员通常理解的含义相同的含义。将进一步理解的是，诸如例如在常用词典中限定的那些术语应被理解为具有与在相关领域的上下文中的含义一致的含义并且不会以理想化的或过于正式的意义解释，除非本文如此明确地限定。

在以下描述中，为了提供本发明的彻底理解，阐述了大量具体细节。本发明可以在没有这些具体细节的一些或全部的情况下被实践。在其它实例中，为了不必要地混淆本发明，没有详细地描述公知的过程结构和/或过程。

还要注意的是，在一些实例中，对相关领域的技术人员显而易见的是，结合一个实施例描述的特性或元件可以单独使用或与另一实施例的其它特性或元件结合来使用，除非另有明确说明。

在下文中，将参照附图详细地描述本发明的各个实施例。

图1示出根据本发明的实施例的包括存储器系统的数据处理系统。

参照图1，数据处理系统100可包括主机102和存储器系统110。

主机102可例如包括诸如移动电话、mp3播放器和笔记本电脑的便携式电子装置或诸如台式计算机、游戏机、电视机和投影仪的电子装置。

存储器系统110可响应于来自主机102的请求操作。例如，存储器系统110可存储将由主机102访问的数据。存储器系统110可用作主机102的主存储器系统或辅助存储器系统。存储器系统110可根据待与主机102电联接的主机接口的协议，利用各种存储装置中的任意一种来实现。存储器系统110可利用诸如固态驱动器(ssd)、多媒体卡(mmc)、嵌入式mmc(emmc)、缩小尺寸的mmc(rs-mmc)和微型-mmc、安全数字(sd)卡、迷你-sd和微型-sd、通用串行总线(usb)存储装置、通用闪速存储(ufs)装置、标准闪存(cf)卡、智能媒体(sm)卡、记忆棒等的各种存储装置中的任意一种来实现。

存储器系统110的存储装置可利用诸如动态随机存取存储器(dram)和静态随机存取存储器(sram)的易失性存储器装置或诸如只读存储器(rom)、掩膜rom(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)、铁电随机存取存储器(fram)、相变ram(pram)、磁阻ram(mram)和电阻式ram(rram)的非易失性存储器装置来实现。

存储器系统110可包括存储待由主机102访问的数据的存储器装置150以及可控制数据在存储器装置150中的存储的控制器130。

控制器130和存储器装置150可集成到一个半导体装置中。例如，控制器130和存储器装置150可集成到配置为固态驱动器(ssd)的一个半导体装置中。当存储器系统110用作ssd时，与存储器系统110电联接的主机102的操作速度可显著增加。

控制器130和存储器装置150可集成到一个配置为诸如以下的存储卡的一个半导体装置中：个人计算机存储卡国际协会(pcmcia)卡、标准闪存(cf)卡、智能媒体(sm)卡(smc)、记忆棒、多媒体卡(mmc)、rs-mmc及微型-mmc、安全数字(sd)卡、迷你-sd、微型-sd和sdhc以及通用闪速存储(ufs)装置。

对于另一个实例，存储器系统110可配置计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航装置、黑盒子、数码相机、数字多媒体广播(dmb)播放器、三维(3d)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下发送信息并且接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、rfid装置或配置计算系统的各种构成元件中的一个。

当对装置的电源中断时，存储器系统110的存储器装置150可保留存储的数据，且特别地，在写入操作期间存储由主机102提供的数据并且在读取操作期间向主机102提供存储的数据。存储器装置150可包括多个存储块152、154和156。存储块152、154和156的每一个可包括多个页面。每个页面可包括多个存储器单元，其中多个字线(wl)电联接至多个存储器单元。存储器装置150可以是非易失性存储器装置，例如，闪速存储器。闪速存储器可具有三维(3d)堆叠结构。稍后将参照图2至图11详细地描述存储器装置150的结构和存储器装置150的三维(3d)堆叠结构。

存储器系统110的控制器130可响应于来自主机102的请求来控制存储器装置150。控制器130可向主机102提供从存储器装置150读取的数据，并且将由主机102提供的数据存储至存储器装置150中。为此，控制器130可控制存储器装置150的全部操作，诸如读取、写入、编程和擦除操作。

例如，控制器130可包括主机接口单元132、处理器134、错误校正码(ecc)单元138、电源管理单元140、nand闪速控制器142和存储器144。

主机接口单元132可处理由主机102提供的命令和数据，并且可通过诸如通用串行总线(usb)、多媒体卡(mmc)、高速外围组件互连(pci-e)、串列scsi(sas)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机系统接口(scsi)、加强型小型磁盘接口(esdi)和电子集成驱动器(ide)的各种接口协议中的至少一种与主机102通信。

ecc单元138可在读取操作期间检测和校正从存储器装置150读取的数据中的错误。当错误位的数目大于或等于可校正错误位的阈值数目时，ecc单元138可以不校正错误位，并且可输出指示校正错误位失败的错误校正失败信号。

ecc单元138可基于诸如低密度奇偶校验(ldpc)码、博斯-查德胡里-霍昆格姆(bose-chaudhuri-hocquenghem，bch)码、turbo码、里德-所罗门(reed-solomon，rs)码、卷积码、递归系统码(rsc)、网格编码调制(tcm)、分组编码调制(blockcodedmodulation，bcm)等的编码调制执行错误校正操作。ecc单元138可包括用于错误校正操作的所有电路、系统或装置。

pmu140可提供和管理用于控制器130的电力，即，用于控制器130中包括的构成元件的电力。

nfc142可用作控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求控制存储器装置150。当存储器装置150为闪速存储器时，且特别地，当存储器装置150为nand闪速存储器时，nfc142可在处理器134的控制下产生用于存储器装置150的控制信号并且处理数据。

存储器144可用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可向主机102提供从存储器装置150读取的数据并且将主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可存储控制器130和存储器装置150用于诸如读取、写入、编程和擦除操作的操作的数据。

存储器144可利用易失性存储器来实现。存储器144可利用静态随机存取存储器(sram)或动态随机存取存储器(dram)来实现。如上所述，存储器144可存储主机102和存储器装置150用于读取和写入操作的数据。为了存储数据，存储器144可包括编程存储器、数据存储器、写入缓冲区、读取缓冲区、映射缓冲区等。

处理器134可控制存储器系统110的一般操作以及响应于来自主机102的写入请求或读取请求控制用于存储器装置150的写入操作或读取操作。处理器134可驱动被称为闪存转换层(ftl)的固件来控制存储器系统110的一般操作。处理器134可利用微处理器或中央处理单元(cpu)来实现。

管理单元(未示出)可包括在处理器134中，并且可执行存储器装置150的坏块管理。管理单元可找到包括在存储器装置150中的对进一步使用的处于令人不满意的状况的坏存储块，并且对坏存储块执行坏块管理。当存储器装置150为闪速存储器例如nand闪速存储器时，在写入操作期间例如编程操作期间，由于nand逻辑功能的特性，可能出现编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可编程到新存储块中。并且，由于编程失败导致的坏块使具有3d堆叠结构的存储器装置150的使用效率和存储器系统110的可靠性严重恶化，因此需要可靠的坏块管理。

图2是示出图1的存储器装置150的示意图。

参照图2，存储器装置150可包括多个存储块，例如，第零至第(n-1)块210至240。多个存储块210至240中的每个可包括多个页面，例如，2^m个页面(2^m页面)，本发明将不限于此。多个页面中的每个可包括多个存储器单元，其中多个字线电联接至多个存储器单元。

并且，根据每个存储器单元中可存储或表达的位的数量，存储器装置150可包括多个存储块，如单层单元(slc)存储块和多层单元(mlc)存储块。slc存储块可包括利用存储器单元来实现的多个页面，其中每个存储器单元能够存储1位数据。mlc存储块可包括利用存储器单元来实现的多个页面，其中每个存储器单元能够存储多位数据，例如，2位或更多位数据。包括利用其中每个能够存储3位数据的存储器单元来实现的多个页面的mlc存储块可被定义为三层单元(tlc)存储块。

多个存储块210至240中的每一个可在写入操作期间存储由主机装置102提供的数据，并且可在读取操作期间向主机102提供存储的数据。

图3是示出图1的多个存储块152至156中的一个存储块的电路图。

参照图3，存储器装置150的存储块152可包括分别电联接至位线bl0至blm-1的多个单元串340。每列的单元串340可包括至少一个漏极选择晶体管dst和至少一个源极选择晶体管sst。多个存储器单元或多个存储器单元晶体管mc0至mcn-1可串联地电连接在选择晶体管dst和选择晶体管sst之间。各个存储器单元mc0至mcn-1可由多层单元(mlc)配置，每个多层单元存储多位的数据信息。串340可分别电联接至对应的位线bl0至blm-1。作为参考，在图3中，“dsl”表示漏极选择线，“ssl”表示源极选择线，并且“csl”表示共源线。

尽管作为示例，图3示出由nand闪速存储器单元配置的存储块152，但是应当注意到，根据实施例的存储器装置150的存储块152不限于nand闪速存储器并且可由nor闪速存储器、组合至少两种存储器单元的混合闪速存储器或控制器内置在存储器芯片中的1-nand闪速存储器实现。半导体装置的操作特征不仅可应用于其中电荷存储层由导电浮置栅配置的闪速存储器装置，而且可应用于其中电荷存储层由介电层配置的电荷捕获闪存(ctf)。

存储器装置150的电压供应块310可根据操作模式，提供待被供应至各个字线的字线电压，例如，编程电压、读取电压和通过电压，以及待供应至体材料(bulk)，例如其中形成有存储器单元的阱区，的电压。电压供应块310可在控制电路(未示出)的控制下执行电压生成操作。电压供应块310可生成多个可变读取电压以产生多个读取数据、在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个、选择被选择的存储块的字线中的一个以及向被选择的字线和未被选择的字线提供字线电压。

存储器装置150的读取/写入电路320可由控制电路控制，并且可根据操作模式用作读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可用作用于从存储器单元阵列读取数据的读出放大器。并且，在编程操作期间，读取/写入电路320可用作写入驱动器，其根据待存储在存储器单元阵列中的数据来驱动位线。读取/写入电路320可在编程操作期间从缓冲区(未示出)接收待被写入在存储器单元阵列中的数据，并且可根据输入的数据驱动位线。为此，读取/写入电路320可包括分别对应于列(或位线)或者列对(或位线对)的多个页面缓冲区322、324和326，并且多个锁存器(未示出)可包含在页面缓冲区322、324和326的每个中。

图4至图11是示出图1的存储器装置150的示意图。

图4是示出图1的存储器装置150的多个存储块152至156的示例的框图。

参照图4，存储器装置150可包含多个存储块blk0至blkn-1，并且存储块blk0至blkn-1的每个都可以三维(3d)结构或垂直结构实现。各个存储块blk0至blkn-1可包括在第一方向至第三方向例如x轴方向、y轴方向和z轴方向上延伸的结构。

各个存储块blk0至blkn-1可包括在第二方向上延伸的多个nand串ns。多个nand串ns可设置在第一方向和第三方向上。每个nand串ns可电联接到位线bl、至少一个源极选择线ssl、至少一个接地选择线gsl、多个字线wl、至少一个虚拟字线dwl和共源线csl。换言之，各个存储块blk0至blkn-1可电联接到多个位线bl、多个源极选择线ssl、多个接地选择线gsl、多个字线wl、多个虚拟字线dwl和多个共源线csl。

图5是图4的多个存储块blk0至blkn-1中的一个blki的立体图。图6是沿图5的存储块blki的线i-i’截取的剖视图。

参照图5和图6，存储器装置150的多个存储块中的存储块blki可包含在第一方向至第三方向上延伸的结构。

衬底5111可被设置。衬底5111可包括掺杂有第一类型杂质的硅材料。衬底5111可包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如，袋(pocket)p-阱，以及包括围绕p-型阱的n-型阱。尽管假设衬底5111是p-型硅，但是应该注意到，衬底5111不限于为p-型硅。

在第一方向上延伸的多个掺杂区域5311至5314可设置在衬底5111上方。多个掺杂区域5311至5314可含有不同于衬底5111的第二类型杂质。多个掺杂区域5311至5314可掺杂有n-型杂质。尽管在此假设第一至第四掺杂区域5311至5314是n-型的，但是应该注意到，第一至第四掺杂区域5311-5314不限于为n-型。

在第一掺杂区域5311和第二掺杂区域5312之间的衬底5111上方的区域中，在第一方向上延伸的多个介电材料5112可顺序地设置在第二方向上。介电材料5112和衬底5111可在第二方向上以预定的距离彼此隔开。介电材料5112可在第二方向上以预定的距离彼此隔开。介电材料5112可包括介电材料，诸如氧化硅。

在第一掺杂区域5311和第二掺杂区域5312之间的衬底5111上方的区域中，在第一方向上顺序地设置且在第二方向上穿过介电材料5112的多个柱状物5113可被设置。多个柱状物5113可分别穿过介电材料5112并且可与衬底5111电联接。每个柱状物5113可由多种材料配置。每个柱状物5113的表面层5114可包括掺杂有第一类型杂质的硅材料。每个柱状物5113的表面层5114可包括掺杂有与衬底5111相同类型的杂质的硅材料。尽管在此假设每个柱状物5113的表面层5114可包括p-型硅，但是每个柱状物5113的表面层5114不限于为p-型硅。

每个柱状物5113的内层5115可由介电材料形成。每个柱状物5113的内层5115可由诸如氧化硅的介电材料来填充。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，介电层5116可沿着介电材料5112、柱状物5113和衬底5111的暴露表面设置。介电层5116的厚度可小于介电材料5112之间的距离的一半。换言之，不同于介电材料5112和介电层5116的材料的区域可设置在(i)设置在介电材料5112的第一介电材料的底表面上方的介电层5116和(ii)设置在介电材料5112的第二介电材料的顶表面上方的介电层5116之间。介电材料5112位于第一介电材料下方。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，导电材料5211-5291可设置在介电层5116的暴露表面上方。在第一方向上延伸的导电材料5211可设置在邻近衬底5111的介电材料5112和衬底5111之间。特别地，在第一方向上延伸的导电材料5211可设置在(i)设置在衬底5111上方的介电层5116和(ii)设置在邻近衬底5111的介电材料5112的底表面上方的介电层5116之间。

在第一方向上延伸的导电材料可设置在(i)设置在介电材料5112中的一个的顶表面上方的介电层5116和(ii)设置在介电材料5112的另一个介电材料的底表面上方的介电层5116之间，其中该另一个介电材料设置在介电材料5112上方。在第一方向上延伸的导电材料5221-5281可设置在介电材料5112之间。在第一方向上延伸的导电材料5291可设置在最上面的介电材料5112上方。在第一方向上延伸的导电材料5211至5291可以是金属材料。在第一方向上延伸的导电材料5211至5291可以是导电材料，诸如多晶硅。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与在第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置在第一方向上延伸的多个介电材料5112、在第一方向上顺序地布置且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料5212至5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与在第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置在第一方向上延伸的多个介电材料5112、在第一方向上顺序地布置且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料5213至5293。

漏极5320可分别设置在多个柱状物5113上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n-型杂质的硅材料。尽管为了方便起见，假设漏极5320包括n-型硅，但是应该注意到，漏极5320不限于为n-型硅。例如，每个漏极5320的宽度可大于每个对应的柱状物5113的宽度。每个漏极5320可以焊盘的形状设置在每个对应的柱状物5113的顶表面上方。

在第三方向上延伸的导电材料5331至5333可设置在漏极5320上方。导电材料5331至5333可顺序地设置在第一方向上。各个导电材料5331至5333可与对应区域的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料5331至5333可通过接触插塞来电联接。在第三方向上延伸的导电材料5331至5333可以是金属材料。在第三方向上延伸的导电材料5331至5333可以是导电材料，诸如多晶硅。

在图5和图6中，各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成nand串ns。每个nand串ns可包括多个晶体管结构ts。

图7是图6的晶体管结构ts的剖视图。

参照图7，在图6的晶体管结构ts中，介电层5116可包括第一至第三子介电层5117、5118和5119。

每个柱状物5113中的p-型硅的表面层5114可用作主体。邻近柱状物5113的第一子介电层5117可用作隧穿介电层，并且可包括热氧化层。

第二子介电层5118可用作电荷存储层。第二子介电层5118可用作电荷捕获层，并且可包括氮化物层或诸如氧化铝层、氧化铪层等的金属氧化物层。

邻近导电材料5233的第三子介电层5119可用作阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可形成为单层或多层。第三子介电层5119可以是诸如氧化铝层、氧化铪层等的高k介电层，其具有大于第一子介电层5117和第二子介电层5118的介电常数。

导电材料5233可用作栅或控制栅。即，栅或控制栅5233、阻断介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117至5119可形成氧化物-氮化物-氧化物(ono)结构。在本实施例中，为了方便起见，每个柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。

存储块blki可包括多个柱状物5113。即，存储块blki可包括多个nand串ns。具体地，存储块blki可包括在第二方向或垂直于衬底5111的方向上延伸的多个nand串ns。

每个nand串ns可包括在第二方向上设置的多个晶体管结构ts。每个nand串ns的多个晶体管结构ts中的至少一个可用作串源极晶体管sst。每个nand串ns的多个晶体管结构ts中的至少一个可用作接地选择晶体管gst。

栅或控制栅可对应于在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293。换言之，栅或控制栅可在第一方向上延伸并且形成字线以及至少一个源极选择线ssl和至少一个接地选择线gsl的至少两个选择线。

在第三方向上延伸的导电材料5331至5333可电联接至nand串ns的一端。在第三方向上延伸的导电材料5331至5333可用作位线bl。即，在一个存储块blki中，多个nand串ns可电联接至一个位线bl。

在第一方向上延伸的第二类型掺杂区域5311至5314可以设置到nand串ns的另一端。在第一方向上延伸的第二类型掺杂区域5311至5314可用作共源线csl。

即，存储块blki可包括在垂直于衬底5111的方向例如第二方向上延伸的多个nand串ns，并且可用作例如电荷捕获类型存储器的nand闪速存储块，其中多个nand串ns电联接至一个位线bl。

尽管图5至图7中示出了在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293设置在9个层中，但是应当注意到，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293不限于被设置在9个层中。例如，在第一方向上延伸的导电材料可设置在8个层、16个层或任意多层中。换言之，在一个nand串ns中，晶体管的数量可以是8个、16个或更多个。

尽管在图5至图7中示出了3个nand串ns电联接至一个位线bl，但是应当注意到，本实施例不限于具有电联接至一个位线bl的3个nand串ns。在存储块blki中，m个nand串ns可电联接至一个位线bl，m是正整数。根据电联接至一个位线bl的nand串ns的数量，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的数量和共源线5311至5314的数量也可以被控制。

此外，尽管图5至图7中示出了3个nand串ns电联接至在第一方向上延伸的一个导电材料，但是应当注意到，实施例不限于具有电联接至在第一方向上延伸的一个导电材料的3个nand串ns。例如，n个nand串ns可电联接至在第一方向上延伸的一个导电材料，n为正整数。根据电联接至在第一方向上延伸的一个导电材料的nand串ns的数量，位线5331至5333的数量也可以被控制。

图8是示出参照图5至图7描述的具有第一结构的存储块blki的等效电路图。

参照图8，在具有第一结构的块blki中，nand串ns11至ns31可设置在第一位线bl1和共源线csl之间。第一位线bl1可对应于图5和图6的在第三方向上延伸的导电材料5331。nand串ns12至ns32可设置在第二位线bl2和共源线csl之间。第二位线bl2可对应于图5和图6的在第三方向上延伸的导电材料5332。nand串ns13至ns33可设置在第三位线bl3和共源线csl之间。第三位线bl3可对应于图5和图6的在第三方向上延伸的导电材料5333。

每个nand串ns的源极选择晶体管sst可电联接至对应的位线bl。每个nand串ns的接地选择晶体管gst可电联接至共源线csl。存储器单元mc可设置在每个nand串ns的源极选择晶体管sst和接地选择晶体管gst之间。

在本示例中，nand串ns可以由行和列的单位限定并且电联接至一个位线的nand串ns可形成一列。电联接至第一位线bl1的nand串ns11至ns31可对应于第一列，电联接至第二位线bl2的nand串ns12至ns32可对应于第二列，并且电联接至第三位线bl3的nand串ns13至ns33可对应于第三列。电联接至一个源极选择线ssl的nand串ns可形成一行。电联接至第一源极选择线ssl1的nand串ns11至ns13可形成第一行，电联接至第二源极选择线ssl2的nand串ns21至ns23可形成第二行，并且电联接至第三源极选择线ssl3的nand串ns31至ns33可形成第三行。

在每个nand串ns中，高度可被定义。在每个nand串ns中，邻近接地选择晶体管gst的存储器单元mc1的高度可具有值‘1’。在每个nand串ns中，当从衬底5111测量时，存储器单元的高度可随着存储器单元接近源极选择晶体管sst而增加。在每个nand串ns中，邻近源极选择晶体管sst的存储器单元mc6的高度可以是7。

相同行中的nand串ns的源极选择晶体管sst可共享源极选择线ssl。不同行中的nand串ns的源极选择晶体管sst可分别电联接至不同的源极选择线ssl1、ssl2和ssl3。

相同行中的nand串ns中在相同高度处的存储器单元可共享字线wl。即，在相同高度处，电联接至不同行中的nand串ns的存储器单元mc的字线wl可以被电联接。相同行的nand串ns中的在相同高度处的虚拟存储器单元dmc可共享虚拟字线dwl。即，在相同的高度或水平处，电联接至不同行中的nand串ns的虚拟存储器单元dmc的虚拟字线dwl可以被电联接。

位于相同水平或高度或层的字线wl或虚拟字线dwl可以在可以设置在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电联接。在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可通过接触部共同电联接至上层。在上层处，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可被电联接。换言之，相同行中的nand串ns的接地选择晶体管gst可共享接地选择线gsl。此外，不同行中的nand串ns的接地选择晶体管gst可共享接地选择线gsl。即，nand串ns11至ns13、ns21至ns23和ns31至ns33可电联接至接地选择线gsl。

共源线csl可电联接至nand串ns。在有源区域上方并且在衬底5111上方，第一至第四掺杂区域5311至5314可被电联接。第一至第四掺杂区域5311至5314可通过接触部电联接至上层，并且在上层处，第一至第四掺杂区域5311至5314可被电联接。

即如图8，相同高度或水平的字线wl可被电联接。因此，当选择在特定高度处的字线wl时，可选择电联接至字线wl的所有nand串ns。不同行中的nand串ns可电联接至不同的源极选择线ssl。因此，在电联接至相同字线wl的nand串ns中，通过选择源极选择线ssl1至ssl3中的一个，未被选择的行中的nand串ns可与位线bl1至bl3电隔离。换言之，通过选择源极选择线ssl1至ssl3中的一个，可选择nand串ns的行。此外，通过选择位线bl1至bl3中的一个，被选择的行中的nand串ns可以以列单位被选择。

在每个nand串ns中，可设置虚拟存储器单元dmc。在图8中，虚拟存储器单元dmc可设置在每个nand串ns中的第三存储器单元mc3和第四存储器单元mc4之间。即，第一至第三存储器单元mc1至mc3可设置在虚拟存储器单元dmc和接地选择晶体管gst之间。第四至第六存储器单元mc4至mc6可设置在虚拟存储器单元dmc和源极选择晶体管sst之间。每个nand串ns的存储器单元mc可通过虚拟存储器单元dmc被划分为存储器单元组。在划分的存储器单元组中，邻近接地选择晶体管gst的存储器单元例如mc1至mc3可被称为下部存储器单元组，并且邻近串选择晶体管sst的存储器单元例如mc4至mc6可被称为上部存储器单元组。

在下文中，将参照图9至图11进行详细的描述，图9至图11示出根据利用不同于第一结构的三维(3d)非易失性存储器装置实现的实施例的存储器系统中的存储器装置。

图9是示意性地示出利用不同于上文参照图5至图8描述的第一结构的三维(3d)非易失性存储器装置实现的存储器装置并且示出图4的多个存储块的存储块blkj的立体图。图10是示出沿着图9的线vii-vii’截取的存储块blkj的剖视图。

参照图9和图10，图1的存储器装置150的多个存储块中的存储块blkj可包括在第一至第三方向上延伸的结构。

可设置衬底6311。例如，衬底6311可包括掺杂有第一类型杂质的硅材料。例如，衬底6311可包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如，袋p-阱，并且包括围绕p-型阱的n-型阱。尽管为了方便说明起见，在实施例中假设衬底6311是p-型硅，但是应当注意到，衬底6311不限于为p-型硅。

在x轴方向和y轴方向上延伸的第一至第四导电材料6321至6324被设置在衬底6311上方。第一至第四导电材料6321至6324可在z轴方向上以预定距离隔开。

在x轴方向和y轴方向上延伸的第五至第八导电材料6325至6328可设置在衬底6311上方。第五至第八导电材料6325至6328可在z轴方向上以预定距离隔开。第五至第八导电材料6325至6328可在y轴方向上与第一至第四导电材料6321至6324隔开。

可设置穿过第一至第四导电材料6321至6324的多个下部柱状物dp。每个下部柱状物dp在z轴方向上延伸。并且，可设置穿过第五至第八导电材料6325至6328的多个上部柱状物up。每个上部柱状物up在z轴方向上延伸。

下部柱状物dp和上部柱状物up中的每一个可包括内部材料6361、中间层6362和表面层6363。中间层6362可用作单元晶体管的沟道。表面层6363可包括阻断介电层、电荷存储层和隧穿介电层。

下部柱状物dp和上部柱状物up可通过管栅pg电联接。管栅pg可设置在衬底6311中。例如，管栅pg可包括与下部柱状物dp和上部柱状物up相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可设置在下部柱状物dp上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可用作共源线csl。

漏极6340可设置在上部柱状物up上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可设置在漏极6340上方。

第一上部导电材料6351和第二上部导电材料6352可在x轴方向上隔开。第一上部导电材料6351和第二上部导电材料6352可由金属形成。第一上部导电材料6351和第二上部导电材料6352以及漏极6340可通过接触插塞电联接。第一上部导电材料6351和第二上部导电材料6352分别用作第一位线bl1和第二位线bl2。

第一导电材料6321可用作源极选择线ssl，第二导电材料6322可用作第一虚拟字线dwl1，并且第三导电材料6323和第四导电材料6324分别用作第一主字线mwl1和第二主字线mwl2。第五导电材料6325和第六导电材料6326分别用作第三主字线mwl3和第四主字线mwl4，第七导电材料6327可用作第二虚拟字线dwl2，并且第八导电材料6328可用作漏极选择线dsl。

下部柱状物dp和邻近下部柱状物dp的第一至第四导电材料6321至6324形成下部串。上部柱状物up和邻近上部柱状物up的第五至第八导电材料6325至6328形成上部串。下部串和上部串可通过管栅pg电联接。下部串的一端可电联接至用作共源线csl的第二类型的掺杂材料6312。上部串的一端可通过漏极6340电联接至对应的位线。一个下部串和一个上部串形成一个单元串，该单元串电联接在用作共源线csl的第二类型的掺杂材料6312和用作位线bl的上部导电材料层6351和6352中的对应一个之间。

换言之，下部串可包括源极选择晶体管sst、第一虚拟存储器单元dmc1、第一主存储器单元mmc1和第二主存储器单元mmc2。上部串可包括第三主存储器单元mmc3、第四主存储器单元mmc4、第二虚拟存储器单元dmc2以及漏极选择晶体管dst。

在图9和图10中，上部串和下部串可形成nand串ns，并且nand串ns可包括多个晶体管结构ts。因为上文参照图7详细地描述了包含在图9和图10中的nand串ns中的晶体管结构，所以在此将省略对其的详细描述。

图11是示出如上参照图9和图10描述的具有第二结构的存储块blkj的等效电路的电路图。为了方便起见，仅示出在第二结构的存储块blkj中形成一对的第一串和第二串。

参照图11，在存储器装置150的多个块中的具有第二结构的存储块blkj中，可以定义多个对的方式设置单元串，其中每个单元串利用如上参照图9和图10描述的通过管栅pg电联接的一个上部串和一个下部串来实现。

换言之，在具有第二结构的某个存储块blkj中，例如，沿着第一沟道ch1(未示出)堆叠的存储器单元cg0至cg31，至少一个源极选择栅ssg1和至少一个漏极选择栅dsg1可形成第一串st1，以及例如，沿着第二沟道ch2(未示出)堆叠的存储器单元cg0至cg31，至少一个源极选择栅ssg2和至少一个漏极选择栅dsg2可形成第二串st2。

第一串st1和第二串st2可电联接至相同的漏极选择线dsl和相同的源极选择线ssl。第一串st1可电联接至第一位线bl1，并且第二串st2可电联接至第二位线bl2。

尽管图11中描述了第一串st1和第二串st2电联接至相同的漏极选择线dsl和相同的源极选择线ssl，但是可以想到，第一串st1和第二串st2可电联接至相同的源极选择线ssl和相同的位线bl，第一串st1可电联接至第一漏极选择线dsl1，并且第二串st2可电联接至第二漏极选择线dsl2。进一步地，可以想到，第一串st1和第二串st2可电联接至相同的漏极选择线dsl和相同的位线bl，第一串st1可电联接至第一源极选择线ssl1并且第二串st2可电联接第二源极选择线ssl2。

图12和图13示出根据本发明的实施例的对图2的存储器装置的数据处理操作。

控制器130响应于写入命令将用户数据写入并存储在存储器装置150的存储块中、根据写入操作来生成和更新包括映射数据的元数据，并且将元数据写入并存储在存储器装置150的存储块中。映射数据包括逻辑至物理(l2p)映射表，其是存储用户数据的存储块的逻辑地址和物理地址之间的映射信息，以及物理至逻辑(p2l)映射表，其是存储用户数据的存储块的物理地址和逻辑地址之间的映射信息。

元数据可包括关于对应于命令的命令数据和命令操作的信息，关于服从于命令操作的存储器装置150的存储块的信息，以及关于对应于命令操作的映射数据的信息。换言之，元数据可包括对应于命令的除了用户数据以外的所有信息和数据。

在写入操作期间，将用户数据的数据段和元数据的元段写入并且存储在包括在存储器装置150的存储块中的多个页面中。元段可包括l2p映射表和p2l映射表的映射段(l2p段和p2l段)。

可通过一次编程(one-shotprogram)将命令操作的用户数据和元数据写入并且存储在超级存储块中。

每个超级存储块可包括一个或多个存储块(例如，第一和第二存储块)，一个或多个存储块可包括在不同的存储管芯或平面中或者在相同的存储器管芯或平面中。

在本公开的实施例中，通过一次编程将用户数据的数据段和元数据的元段写入并存储在包括第一和第二存储块的超级存储块中。用户数据的数据段和用于用户数据的元数据的元段(例如，映射数据的映射段)可被随机化。此外，在本公开的实施例中，经由通过一次编程来将用户数据和元数据同时写入并且存储在超级存储块中，命令数据可以被更快地并且以更稳定的方式处理。因此，命令操作可被更快地并且更稳定执行。

参照图12，控制器130可在写入操作期间将用户数据和用于用户数据的映射数据存储到存储器装置150的第一至第三超级存储块1250至1270中的开放存储块1252至1274中。

如在图12的实施例中所示例的，第一至第三超级存储块1250至1270中的每个可包括第一和第二存储块。然而，我们注意到，在其它的实施例中，每个超级块可包括任何数量的两个或更多个存储块。

图12在各自的第一至第三超级存储块1250至1270中例示第一存储块作为偶数存储块(块0至块4)并且第二存储块作为奇数存储块(块1至块5)。

下文，假定在存储器装置150中，第一存储块(即，块0至块4)包括在第一存储器管芯的第一平面中并且第二存储块(即，块1至块5)包括在第一存储器管芯的第二平面中。

控制器130可通过一次编程将元数据(例如，l2p段1222和p2l段1224)和用户数据(例如，数据段1212)存储到第一至第三超级存储块1250至1270的第一至第二存储块中。

控制器130可在第一缓冲区1210中缓冲用户数据的数据段1212。然后，控制器130可通过一次编程将在第一缓冲区1210缓冲的数据段1212存储到超级存储块1250至1270的第一和第二存储块中。

由于用户数据的数据段1212存储到超级存储块1250至1270的第一和第二存储块中，控制器130可在第二缓冲区1220中生成并且存储用于用户数据的l2p映射表的l2p段1222和p2l映射表的p2l段1224。

当在第一缓冲区1210缓冲的用户数据的数据段1212以及在第二缓冲区1220缓冲的l2p映射表的l2p段1222和p2l映射表的p2l段1224通过一次编程被存储在超级存储块1250至1270的第一和第二存储块中时，第一缓冲区1210的数据段1212以及第二缓冲区1220的l2p段1222和p2l段1224通过解码器1257至1278被传输至缓冲区1255至1276(例如，上文参考图3描述的包括在存储器装置300中的多个页面缓冲区322、324和326)。缓冲区1255至1276和解码器1257至1278在存储器装置150中分别对应于超级存储块1250至1270的第一和第二存储块。在另一个实施例中，解码器1257至1278对应于多个存储器管芯、多个平面、多个存储块或多个页面。在另一个实施例中，缓冲区1255至1276对应于多个存储器管芯、多个平面、多个存储块或多个页面。

存储器装置150包括分别对应于超级存储块1250至1270的第一存储块1252、1262和1272的第一解码器1257、1267和1277以及第一第一缓冲区1255、1265和1275；以及分别对应于超级存储块1250至1270的第二存储块1254、1264和1274的第二解码器1258、1268和1278以及第二缓冲区1256、1266和1276。

参照图13，在响应于写入命令的写入操作期间，控制器130可将用户数据的数据段1300存储在包括在控制器130的存储器144中的第一缓冲区1210中。

图13例示包括数据段0至9的用户数据的数据段1300。假定数据段0至9分别对应于逻辑页面数0至9。

在写入操作期间，控制器130可将包括用于用户数据的l2p和p2l映射表的元数据的元段1330存储到包括在控制器130的存储器144中的第二缓冲区1220中。

图13例示包括元数据的元段0至9的元数据的元段1330。

下文，假定数据段0至9的每个和元段0至9的每个具有4k的大小并且包括在每个存储块中的每个页面具有4k的大小。为了说明的目的，假定一次编程的单元大小为16k，在数据段0至9和元段0至9中具有总大小为16k的四个段可通过每个一次编程合并并且存储在每个超级存储块中。

根据本发明的实施例，当待通过一次编程存储在存储器装置150中的、在存储器144中的缓冲的数据段和/或缓冲的元段的总大小小于一次编程的单元大小时，控制器130设置具有包括写入起始点信息和待存储数据(即，在存储器144中的缓冲的数据段和/或缓冲的元段)的大小信息以及待存储数据的写入信息的存储器装置150。

然后，通过一次编程，存储器装置150根据包括写入起始点信息和待存储数据的大小信息的写入信息来存储虚拟数据和提供的待存储数据。虚拟数据具有填满提供的待存储数据的总大小和一次编程的单元大小之差的大小。虚拟数据的大小取决于提供待存储数据的总大小和一次编程的单元大小之差。

即，控制器130不需要将虚拟数据存储在存储器144中。另外，控制器130不需要将虚拟数据传输到存储器装置150。因此，可最小化控制器130的吞吐量，并且没有将虚拟数据存储在控制器130中的需求。因此，可最小化存储器系统的复杂度和性能的退化，可最大化存储器144的使用效率，并从而对于存储器装置150，可以快速并稳定地处理数据。

例如，当对应于在存储器144中缓冲的用户数据和元数据的、待通过一次编程存储在第二超级存储块1260中的2段(例如，缓冲在第一缓冲区1210的数据段1和2)的总大小8k小于一次编程的单元大小16k时，控制器130通过诸如设置参数命令或设置特征命令的命令来设置具有存储器装置150的写入起始点信息(例如，在第二超级存储块1260的块2中的页面0)和待存储数据的大小信息(即，数据段1和2的8k)以及待存储数据(即，数据段1和2)的存储器装置150。

根据用于一次编程的提供的写入起始点信息，分别对应于第二超级存储块1260的块2和块3的解码器2和3将待存储数据(即，数据段1和2)转移至分别对应于第二超级存储块1260的块2和块3的缓冲区2和3。

并且，根据用于一次编程的提供的写入起始点信息，解码器2和3将虚拟数据转移至第二超级存储块1260的缓冲区2和3。在该示例中，对应于2段的虚拟数据的大小(即，8k)由待存储数据(即，数据段1和2)的总大小8k和一次编程的单元大小16k之差来确定。

与虚拟数据一样，存储在缓冲区2和3中的数据段1和2通过一次编程被随机化并被存储在作为第一存储块的块2的页面0和1中以及作为第二存储块的块3的页面0和1中。在该示例中，块2的页面0由写入起始点信息表示。

例如，虚拟数据可以是待存储数据(即，数据段1和2)的副本。在这种情况下，通过一次编程，数据段1和2存储在作为第一存储块的块2的页面0和作为第二存储块的块3的页面0中。并且，数据段1和2(即，虚拟数据)的副本存储在作为第一存储块的块2的页面1和作为第二存储块的块31264的页面1中。

如上所述，控制器130不需要将虚拟数据(例如，数据段1和2的副本)存储在存储器144中。另外，控制器130不需要将虚拟数据传输至存储器装置150。因此，可最小化控制器130的吞吐量，并且没有将虚拟数据存储在控制器130中的需求。

图14是示出存储器系统110的操作过程的流程图。

参照图14，在步骤1410，存储器系统110可在响应于命令的命令操作期间将用于命令操作的用户数据的数据段和元数据的元段缓冲到控制器130的存储器144中。存储器系统110检查缓冲在存储器144中的数据段和元段之中的待存储数据的总大小，并然后生成用于存储器装置150的写入起始信息以及用于待存储数据的大小信息。

在步骤1420，存储器系统110可检查用于存储器144的缓冲的数据段和元段之中的待存储数据的一次编程的、存储器装置150的超级存储块1250至1270中的开放块(即，参照图12和13描述的第一和第二存储块)。

然后，在步骤1430，存储器144的写入起始信息和大小信息以及待存储数据段和/或元段被传输至存储器装置150。根据提供的写入起始信息和大小信息，待存储数据段和元段通过一次编程被写入包括在存储器装置150的超级存储块中的页面中。根据本公开的实施例，当存储器144中的、通过一次编程待被存储在存储器装置150的缓冲的数据段和/或缓冲的元段的总大小小于一次编程的单元大小时，通过一次编程，存储器装置150可根据包括写入起始点信息和待存储数据的大小信息的写入信息存储虚拟数据以及提供的待存储数据。虚拟数据可具有填满提供的待存储数据的总大小和一次编程的单元大小之差的大小。如参照图12和图13所描述的，虚拟数据的大小取决于提供的待存储数据的总大小和一次编程的单元大小之差。

尽管已经为说明性目的描述了各个实施例，然而对于本领域技术人员而言显而易见的是，在不脱离如权利要求所限定的本发明的精神和范围的情况下，可以做出各种变化和修改。