快闪存储器装置及其抹除方法与流程

本发明是有关于半导体装置，特别是有关于nand型或nor型快闪存储器的抹除。

背景技术：

快闪存储器的写入(program)是让电子累积于浮动栅极，使记忆胞的临界值电压转移至正方向；另一方面，抹除是让电子从浮动栅极放出，使记忆胞的临界值电压转移至负方向。nand型快闪存储器的典型抹除方法为施加0v到被选择区块的字线，浮接非选择区块的字线，施加抹除电压至阱，藉此将被选择区块内的记忆胞的数据成批抹除。抹除验证判定被选择区块的全部位线或全部nand串是否合格，若有不合格的位线则进一步被施加抹除电压。相关的内容可参考特许第5565948号公报。

技术实现要素：

已知的快闪存储器中，当以包夹字线选择电路的方式而形成多个存储器平面时，各存储器平面的所有记忆胞可同时被抹除。亦即，利用字线选择电路设定被选择区块的字线为0v，且在各存储器平面的阱施加抹除电压，藉此将各个存储器平面的被选择区块同时抹除。但是，随着集积度的上升，区块的数目和记忆胞的数目一增加，一个阱的容量变大，对阱快速充电则要求有比较大的驱动能力，结果电路所占的面积会变大。另一方面，一限制驱动能力，则充电阱的时间会变长。又，于通常的抹除中，会重复进行抹除和抹除验证，被充电在阱的抹除电压在gnd(接地)被放电之后抹除电压又被充电到阱，由于重复此操作，而有在抹除动作时电力消耗量大的问题。

本发明的目的为提供快闪存储器装置能够解决上述已知的问题，及抑制抹除动作时的电力消耗。

根据本发明提出一种具有多个形成有记忆胞的阱的快闪存储器的抹除方法，包括：施加抹除电压至一方的阱的步骤；电性耦合前述一方的阱和另一方的阱使前述一方的阱的抹除电压放电到前述另一方的阱的步骤；施加抹除电压至前述另一方的阱的步骤；以及，对形成于前述一方的阱的记忆胞和形成于前述另一方的阱的记忆胞同时进行抹除验证的步骤。

理想上，前述抹除方法包括当任何一个前述阱的抹除验合格时，将合格的阱和不合格的阱进行电性解耦合、并施加抹除电压至不合格的阱的步骤。理想上，前述抹除方法包括检测被抹除电压放电的阱的电压的步骤；及基于前述检测到的电压，选择用以提供该阱抹除电压的电压供给源的步骤。

根据本发明提出一种具有多个形成有记忆胞的阱的快闪存储器的抹除方法，包括：施加抹除电压至一方的阱；电性耦合前述一方的阱和另一方的阱使前述一方的阱的抹除电压放电到前述另一方的阱；施加抹除电压至前述另一方的阱；以及，于同一期间，施加抹除电压至前述另一方的阱并对前述一方的阱进行抹除验证。

理想上，前述抹除方法更包括当任何一个前述阱的抹除验证合格时，将合格的阱和不合格的阱进行电性解耦合，并施加抹除电压至不合格的阱。理想上，其中当对前述一方的阱进行抹除验证的结果为不合格时，前述抹除方法更包括再次地电性耦合前述一方的阱和另一方的阱使前述一方的阱的抹除电压放电到前述另一方的阱；以及于同一期间，对前述另一方的阱进行抹除验证并再次施加抹除电压至前述一方的阱。

根据本发明提出一种快闪存储器装置，包括形成有记忆胞的多个阱；检测前述所选择阱的电压的检测装置；供给抹除电压给所选择阱的电压供给装置；施加抹除电压至所选择阱且进行记忆胞的数据的抹除的抹除装置；以及，进行多个阱间的选择性耦合的耦合装置。其中，当进行前述一方的阱和另一方的阱的抹除时，前述抹除装置施加抹除电压至前述一方的阱，再通过前述耦合装置将前述一方的阱和前述另一方的阱电性耦合之后、施加抹除电压至前述另一方的阱。

理想上，前述快闪存储器装置更包括被配置为提供控制信号至前述耦合装置的控制装置，前述耦合装置包括连接于前述一方的阱和前述另一方的阱之间的至少一个晶体管，且在施加抹除电压至前述一方的阱之后，控制装置让前述晶体管导通一定期间，使前述一方的阱的抹除电压放电到前述另一方的阱。理想上，前述电压供给装置包括连接多个电压供给源的多个晶体管；前述抹除装置选择前述多个晶体管的其中之一。理想上，形成在前述一方的阱的记忆胞和形成在前述另一方的阱的记忆胞通过共通字线而连接。理想上，前述抹除装置在施加抹除电压至前述另一方的阱的期间，进行前述一方的阱的抹除验证。

依据本发明，使被施加于一方的阱的抹除电压在另一方的阱放电，以在阱间共有抹除电压的方式进行设定，能够抑制抹除时的抹除电压的消耗。此外，在一方的阱进行抹除时在另一方的阱进行抹除验证，藉此能够缩短抹除所需的时间。

附图说明

图1显示发明实施例相关的nand型快闪存储器的全部概要结构。

图2是显示nand串结构例的电路图。

图3是显示在快闪存储器的各动作时被施加的偏压电压的一示例图表。

图4是显示为了执行本发明实施例相关的快闪存储器的多个阱间的电荷共有的电路结构图。

图5是用以说明本发明实施例相关的快闪存储器的抹除动作的流程图。

图6a显示阱间电荷共有时的抹除电压的波形。

图6b显示阱间没有电荷共有时的抹除电压的波形。

图7是用以说明本发明第2实施例相关的快闪存储器的抹除动作。

图8是用以说明本发明第2实施例相关的快闪存储器的抹除动作的流程图。

图9显示用以执行本发明第3实施例相关的快闪存储器的阱间的电荷共有的电路结构。

图10是显示本发明第3实施例相关的电压电路的控制内容的图表。

图11显示本发明的变化例相关的快闪存储器的结构。

附图标号

100快闪存储器

110存储器阵列

120输入/输出缓冲器

130位址暂存器

140数据暂存器

150控制器

160字线选择电路

180行选择电路

190内部电压产生电路

ax列位址信息

ay行位址信息

vpgm写入电压

vpass通过电压

vread读出电压

vers抹除电压

vcc电压

110l、110r存储器平面

nunand串

td位线侧选择晶体管

ts源极线侧选择晶体管

gbl位线

sl共通源极线

wli字线

sgd、sgs选择栅极线

210l、210rp型阱

200耦合装置

q1-q9晶体管

s1-s9控制信号

220l、220r电压电路

gnd接地

www抹除用的高电压

300电压检测电路

mp_1-mp_4存储器平面

blk(1)、blk(2)…blk(m)存储器区块

mci(i＝0、1、…、31)记忆胞

170、170-1、170-2页缓冲器/感测电路

具体实施方式

以下，关于本发明的实施样态，将参照图式作详细说明。在此，例示作为理想样态的nand型快闪存储器。又，为易于了解，图式是以强调各部的方式显示，请留意并非与实际装置的尺寸相同。

图1显示本发明实施例相关的nand型快闪存储器的典型结构的方块图。但是在此所示的快闪存储器的结构是例示，本发明并非被限定于此种结构。如图1所示，快闪存储器100包括存储器阵列110、输入/输出缓冲器120、位址暂存器130、数据暂存器140、控制器150、字线选择电路160、页缓冲器/感测电路170、列选择电路180及内部电压产生电路190。存储器阵列110包括设置成行列状的多个记忆胞。输入/输出缓冲器120连接外部输入/输出端子i/o及保持输出/输出数据。位址暂存器130接收来自输入/输出缓冲器120的位址数据。数据暂存器140在输入/输出缓冲器120之间进行数据传送接收。控制器150接收来自输入/输出缓冲器120的命令数据及来自外部的控制信号以控制各部。字线选择电路160接收来自位址暂存器130的列位址信息ax、解码列位址信息ax、并基于解码结果执行区块的选择及字线的选择等。页缓冲器/感测电路170保持从通过字线选择电路160所选择的页读取得的数据、及保持所选择页的写入数据。列选择电路180接收来自位址暂存器130的行位址信息ay、解码行位址信息ay、并基于此解码结果执行页缓冲器/感测电路170内的数据的选择等。内部电压产生电路190产生数据读出、编程(写入)及抹除等所需的各种电压(写入电压vpgm、通过电压vpass、读出电压vread、抹除电压vers等)。

存储器阵列110设于字线选择电路160的两侧，例如包括2个存储器平面110l、110r。1个存储器平面包括设于1个阱内的多个区块。1个阱，例如是形成于n型硅基板内或阱内的p型阱。于1个存储器平面，在行方向上形成有m个存储器区块blk(1)、blk(2)…blk(m)。

于1个存储器区块中，例如图2所示，形成有多个nand串nu，每个nand串nu包括串联连接的多个记忆胞。1个存储器区块内有n个nand串nu配置于列方向。nand串nu包括串联连接的多个记忆胞mci(i＝0、1、…、31)、连接于位于一端的记忆胞mc31的漏极侧的位线侧选择晶体管td、以及连接于位于另一端的记忆胞mc0的源极侧的源极线侧选择晶体管ts。位线侧选择晶体管td的漏极连接对应的1个位线gbl，源极线侧选择晶体管ts的源极连接共通源极线sl。

记忆胞mci的控制栅极连接字线wli，位线侧选择晶体管td与源极线侧选择晶体管ts的栅极分别连接与字线wli并排的选择栅极线sgd、sgs。字线选择电路160基于列位址ax或被变换的位址，选择地驱动选择栅极线sgs、sgd、字线wl为h位准，以选择左右的存储器平面110l、110r的区块及页。图2显示典型的记忆胞单元，但是记忆胞单元可以是包含nand串内1个或多个虚拟记忆胞，nand串可以是在基板上以3维方式形成的结构。

记忆胞典型上具有mos结构，包括：形成在p阱内且是n型扩散区域的源/漏极，形成在源/漏极间的通道上的隧穿氧化膜，形成在隧穿氧化膜上的浮动栅极(电荷累积层)，以及通过介电质膜而形成在浮动栅极上的控制栅极。当浮动栅极未蓄积电荷时，亦即当数据“1”被写入时，临界值是在负值状态，记忆胞是常开(normallyon)状态。当浮动栅极有累积电荷时，亦即当数据“0”被写入时，临界值转移至正值状态，记忆胞是常关(normallyoff)状态。记忆胞可以是储存1位(2值数据)的slc型，也可以是储存多位的mlc型。

图3显示快闪存储器各动作时所施加偏压电压的一例示图表。在抹除动作中，施加0v至p阱内被被选择区块的字线，设定非选择的区块的字线为浮接状态，并在p阱施加例如21v的高电压，以将被选择区块的记忆胞的浮动栅极的电子拉出到阱而能抹除数据。

本实施例的快闪存储器100具有目的为共用构成存储器平面的阱之间的电荷的电路。请参考图4，快闪存储器100设置有耦合装置200，其能够电性耦合构成存储器平面110l的p型阱210l和构成存储器平面110r的p型阱210r。通过耦合装置200，如后所述，当执行存储器平面110l、110r的被选择区块的抹除时，让一方的阱所累积的抹除电压，向接着应该施加抹除电压的另一方的阱放电，以达成在2个阱间共有抹除电压。本实施例的耦合装置200例如包含至少1个nmos晶体管q1，且从控制器150供给控制信号s1至晶体管q1的栅极；当控制信号s1被驱动为h位准时，2个阱210l和210r被电性耦合。

阱210l连接用以施加阱所需电压、或让阱的电压放电的电压电路220l。电压电路220l例如包括多个n型晶体管q2、q3、q4、q5，晶体管q2、q3、q4、q5的栅极分别被供给来自控制器150的控制信号s2、s3、s4、s5。晶体管q2连接gnd，当晶体管q2导通时，使累积于阱210l的电荷向gnd放电。晶体管q3连接vcc电压(例如3.3v)，当晶体管q3导通时，阱210l被供给vcc电压。晶体管q4连接vpass(例如10v)，当晶体管q4导通时，阱210l被供给vpass电压。晶体管q5连接www电压(抹除用的高电压)，当晶体管q5导通时，阱210l被供给www电压。www电压例如由电荷泵电路等所产生。又，阱210r也连接和电压电路220l有相同结构的电压电路220r。

接着，参照图5说明本发明第1实施例相关的抹除动作。控制器150当接到从外部控制器所传送的抹除命令时，一抹除序列响应于此抹除命令而被启动。在此，假设是抹除左右记忆平面110l、110r的被选择区块。

通过控制器150的控制，字线选择电路160施加0v给被选择区块的字线，并设定非选择区块的字线为浮接。又，于一方的存储器平面的p阱(例如假设阱210l)中，利用电压电路220l施加抹除电压(s100)。此时，晶体管q1被关闭，阱210l和阱210r被电性绝缘(隔离)。图6a是显示抹除电压被施加向阱210l时的波形。在时间t1，晶体管q3被导通，vcc电压被供给至阱210l；在时间t2，晶体管q4被导通，vpass电压被供给至阱210l；在时间t3，晶体管q5被导通，抹除用的高电压www被供给至阱210l。在时间t3～t4期间，执行存储器平面110l的被选择区块的抹除。

接着，在时间t4～t5期间，晶体管q1被导通，一方的阱210l和另一方的阱210r被电性耦合(s110)。藉此，让被充电在p阱210l的电荷被放电至p阱210r，借着2个阱210l、210r，抹除电压被共有，阱210l、210r的电压vl变成大致相等(s120)。例如，在高电压www约20v时，电荷损失是零的话，各阱210l、210r的电压vl约是10v。

之后，在时间t5，晶体管q1被关闭，2个p阱210l、210r电性绝缘(s130)。又，晶体管q1一被关闭，电压电路220l的晶体管q2导通，阱210l的电荷被放电至gnd，在时间t6，阱210l的电压变成0v。一方面，通过电压电路220r在阱210r施加抹除电压(s140)。阱210r通过电荷共有而被升压至vl。于较佳的实施例中，可使电压电路220r的晶体管q8或q9导通，以提供大于电压vl的电压至阱210r。藉此，在时间t5～t7期间，执行存储器平面110r的被选择区块的抹除。

接着，执行存储器110l、110r的被选择区块的抹除验证(s150)。于抹除验证中，从共通源极线对各nand串施加预充电电压，施加验证电压至被选择区块的全部字线，执行所谓的验证读出。页缓冲器/感测电路170将验证读出的结果保持在感测节点，页缓冲器/感测电路170的全部位线(nand串)若是在h位准则判定为合格，若有任何1个位线是l位准则判定为不合格。

控制器150基于验证的结果，当判定任何一方的存储器平面的抹除是不合格时，与不合格的存储器平面相关的抹除会被执行。例如，当存储器平面110l的被选择区块的抹除被判定为不合格时，抹除电压仅被施加至p阱210l，并重复此抹除动作直到抹除验证合格。此时，晶体管q1关闭，阱间的电荷共有并未进行。当2个存储器平面的被选择区块的抹除验证合格时(s170)，则结束抹除动作。

图6b显示电荷不共有时，阱210l、210r的抹除电压的波形。当电荷不共有时，从电压电路220l、220r对各个阱210l、210r同时施加抹除电压，在时间t3～t4期间执行被选择区块的抹除，之后阱210l、210r被放电至gnd，在时间t6在阱的电压变成0v之后，2个存储器平面的抹除验证同时被执行。

当电荷不共有时，于各阱210l、210r中，由于从0v或gnd位准的状态被施加抹除电压，电压电路220l、220r被要求比平常大的驱动力。此外，被施加到阱的抹除电压将被放电至gnd且被再次地被提供，所以电力消耗量变大。相对于此，本实施例在阱间共有电荷时，被施加至阱的抹除电压会被放电到下一次应被抹除的阱，且从此被升压至高电压www。由于消耗电压没有完全地放电至gnd而是被再利用，能够抑制电力消耗。又，本实施例的抹除方法并非同时进行2个存储器平面的抹除，虽然在执行一方的存储器平面的抹除之后执行另一方存储器平面的抹除，抹除所需的全部时间会变长，但是通常由于抹除所需要的时间较长(但如1m秒以内)，即使如本实施例在没有同时执行2个存储器平面的被选择区块的抹除的情形下，仍能够在要求的时间内完成抹除，特别不会产生问题。又，共有过电荷的阱，由于从电压vl被升压至高电压www，相较于从0v被升压，能够缩短升压的时间。

接着，说明本发明的第2实施例。第1实施例在执行2个存储器平面的选择区块的抹除之后，同时进行2个存储器平面的抹除验证；于第2实施例中，在执行一方的存储器平面的抹除的期间，执行另一方的存储器平面的抹除验证，并在执行另一方的存储器平面的抹除的期间，执行一方的存储器平面的抹除验证。图7显示第2实施例的抹除方法的概要。例如，于某时间期间tp1，存储器平面110l的抹除被实施，在此期间存储器平面110r的抹除验证被实施，于下个时间期间tp2，存储器平面110l的抹除验证被实施，在此期间存储器平面110r的抹除被实施。假设于时间期间tp2，若是存储器平面110l的抹除验证合格，从时间期间tp3重复存储器平面110r的抹除/抹除验证。

图8显示第2实施例的抹除动作的流程图。首先，在一方的阱(例如p阱210l)施加抹除电压(s200)，进行存储器平面110l的被选择区块的抹除。接着，晶体管q1被导通一定期间，和第1实施例时相同，在阱210l、210r之间，共有抹除电压(s210)。

其次，p阱210l通过电压电路220l的晶体管q2被放电至gnd，p阱210r通过电压电路220r的晶体管q7～q9被升压至高电压www。此时，通过字线选择电路160施加0v至被选择区块的全部字线，进行存储器平面110l的被选择区块的抹除验证，并于同一期间进行存储器平面110r的被选择区块的抹除(s220)。

控制器150判定存储器平面110l的抹除验证是否合格(s230)，若是合格时，结束存储器平面110l的抹除(s240)。当存储器平面110l的抹除验证不合格时，在阱间抹除电压再度被共有(s250)，其次，p阱210r被放电至gnd，p阱210l被施加高电压www，存储器平面110r的被选择区块被抹除验证，存储器平面110l的被选择区块被抹除。控制器150判定存储器平面110r的抹除验证是否合格(s270)，若是合格时，结束存储器平面110r的抹除(s280)，接着，回到步骤s210。

若依据第2实施例，由于设定为在一方的存储器平面的抹除动作中进行另一方的存储器平面的抹除验证，所以能够让抹除动作所需的全部时间缩短为小于第1实施例时所需的时间。

接着，说明本发明的第3实施例。图9显示通过第3实施例共有电荷时的电路结构图，其构成元件与图4相同者以相同符号或数字标示。第3实施例包括检测阱210l、210r电压的电压检测电路300。通过电压检测电路300，当被充电在一方的阱的电荷被放电到另一方的阱时，检测另一方的阱的电压，并基于检测的电压控制电压电路220l/220r。例如，当被充电在阱210l的电荷被放电到阱210r时，电压检测电路300检测阱210r的电压vw，并基于检测的电压vw控制电压电路220r的晶体管q7、q8、q9的动作。

图10显示电压电路220l/220r的具体控制内容。例如，以图6a所示阱210r为例，在时间t5时，当在阱间共有电荷时，电压检测电路300检测阱210r的电压vw(＝vl)。电压检测电路300基于检测的电压vw，在电压电路220r中选择应该令其动作的初始晶体管。亦即，若检测到的电压vw大于0v且小于vcc电压时，使晶体管q7导通；若检测到的电压vw大于vcc电压时，使晶体管q8导通；若检测到的电压vw大于vpass电压时，使晶体管q9导通。之后，监控阱210r的电压，基于所监控的电压依序选择应使其升压的晶体管，最后施加高电压www。

假设，若选择到的晶体管供给的电压比共有电荷时的阱的电压vl低时，阱的电压vl会向电压电路220l/220r的电压供给源放电，无法再利用被共有的电力而平白地消耗掉。若依据第3实施例，在共有电荷时的阱，由于设定是选择电压电路220l/220r的最合适晶体管以供给电压，所以能让阱升压至高电压www的时间缩短，且能够控制共有电荷的浪费。

上述实施例的电压电路220l/220r包括用以供给vcc、vpass、www电压的晶体管q3/q7、q4/q8、q5/q9，但是这是一范例，电压电路220l/220r可以更包括能供给上述以外的电压的晶体管。

上述实施例的快闪存储器包括2个存储器平面，但是存储器平面的数目，亦即阱的数目并非限定于此。例如，如图11所示，可以是在字线选择电路160的两侧上形成各别2个的存储器平面(合计4个存储器平面mp_1、mp_2、mp_3、mp_4)。在此情形下，准备2个页缓冲器/感测电路170_1、170_2，页缓冲器/感测电路170_1连接记忆平面mp_1、mp_2，页缓冲器/感测电路170_2连接存储器平面mp_3、mp_4。此外，上述实施例的快闪存储器虽是以nand型例示，但本发明亦能够适用于nor型的快闪存储器。

如上所述是详细说明本发明的理想实施样态，但是本发明并非限制于特定的实施样态，于申请专利范围所载的本发明的要点范围内是有各种变形和更动的可能。