本发明涉及一种存储单元，尤其是涉及一种基于finfet的存储单元。
背景技术：
：随着工艺尺寸进入纳米级，功耗成为集成电路设计者不得不关注的问题。在大部分的数字系统中存储器的功耗占据总电路功耗的比例越来越大。静态随机存取存储器(sram，staticrandomaccessmemory)，在存储器中是一个重要的组成部分，因而设计高稳定性低功耗sram具有重要的研究意义。静态随机存取存储器主要由存储阵列及其他外围电路构成，而存储阵列由存储单元构成，存储单元是静态随机存取存储器的核心，存储单元的性能直接决定静态随机存取存储器的性能。随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的cmos晶体管尺寸降低的空间极度缩小。当普通cmos晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。finfet管(鳍式场效晶体管，finfield-effecttransistor)是一种新的互补式金氧半导体(cmos)晶体管为一种新型的3d晶体管，finfet管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。finfet管具有功耗低，面积小的优点，逐渐成为接替普通cmos器件，延续摩尔定律的优良器件之一。传统的采用finfet设计的存储单元为bsimimg工艺库中经典存储单元。bsimimg工艺库中经典存储单元的电路图如图1所示。该存储单元由六个finfet管(m1、m2、m3、m4、m5和m6)组成，其中finfet管m1和finfet管m3构成一个反相器，finfet管m2和finfet管m4构成另一个反相器。该存储单元中由finfet管m1和finfet管m2构成的上拉网络可以使finfet管m1和finfet管m3构成的反相器以及finfet管m2和finfet管m4构成的反相器的反向阈值电压提高，在读操作时数据不容易遭到破坏，读稳定性更好，但是在写操作时(写入“1”和“0”)，finfet管m4和finfet管m6会对写入电压进行分压，使得写入的数据值较小，由此导致噪声容限较小，以致写入到输出端q和反相输出端qb处的存储值结果不稳定，电路功能很不稳定；并且，由finfet管m3和finfet管m4构成的下拉网络在存储单元处于保持状态时有两条漏电流的路径，所以漏电流较大，从而导致漏功耗较大，同时延时也较大，这均不利于快速稳定存取数据。鉴此，设计一种在保证读操作稳定性的基础上，写噪声容限高，存储值结果稳定，电路功能稳定，且漏功耗较小，同时延时也较小，利于快速稳定存取数据的基于finfet的存储单元具有重要意义。技术实现要素：本发明所要解决的技术问题是提供一种在保证读操作稳定性的基础上，可以得到较高的写噪声容限，存储值结果稳定，电路功能稳定，且漏功耗较小，同时延时也较小，利于快速稳定存取数据的基于finfet的存储单元。本发明解决上述技术问题所采用的技术方案为：一种基于finfet的存储单元，包括第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管、写位线、反相写位线、读位线、写字线和读字线；所述的第一finfet管、所述的第三finfet管、所述的第五finfet管、所述的第六finfet管和第九finfet管均为n型finfet管，所述的第二finfet管、所述的第四finfet管、所述的第七finfet管和所述的第八finfet管均为p型finfet管，所述的第一finfet管、所述的第二finfet管、所述的第三finfet管、所述的第四finfet管、所述的第五finfet管、所述的第六finfet管、所述的第七finfet管和所述的第八finfet管均为低阈值finfet管，所述的第九finfet管为高阈值finfet管，所述的第一finfet管鳍的数量为1，所述的第二finfet管鳍的数量为1，所述的第三finfet管鳍的数量为1，所述的第四finfet管鳍的数量为1，所述的第五finfet管鳍的数量为1，所述的第六finfet管鳍的数量为1，所述的第七finfet管鳍的数量为1，所述的第八finfet管鳍的数量为1，所述的第九finfet管鳍的数量为1；所述的第一finfet管的背栅、所述的第一finfet管的源极、所述的第三finfet管的背栅和所述的第三finfet管的源极均接大地，所述的第九finfet管的源极接虚拟地；所述的第一finfet管的前栅、所述的第二finfet管的前栅、所述的第二finfet管的背栅、所述的第四finfet管的漏极、所述的第三finfet管的漏极、所述的第六finfet管的漏极、所述的第六finfet管的背栅和所述的第九finfet管的前栅连接且其连接端为所述的存储单元的反相输出端，所述的第一finfet管的漏极、所述的第二finfet管的漏极、所述的第三finfet管的前栅、所述的第四finfet管的前栅、所述的第四finfet管的背栅、所述的第五finfet管的漏极和所述的第五finfet管的背栅连接且其连接端为所述的存储单元的输出端，所述的第二finfet管的源极和所述的第七finfet管的漏极连接，所述的第四finfet管的源极和所述的第八finfet管的漏极连接，所述的第五finfet管的源极、所述的第八finfet管的前栅和所述的写位线连接，所述的第六finfet管的源极、所述的第七finfet管的前栅和所述的反相写位线连接，所述的第五finfet管的前栅、所述的第七finfet管的背栅、所述的第六finfet管的前栅、所述的第八finfet管的背栅和所述的写字线连接，所述的第七finfet管的源极和所述的第八finfet管的源极均均接入电源，所述的第九finfet管的背栅和所述的读字线连接，所述的第九finfet管的漏极和所述的读位线连接。所述的第一finfet管、所述的第二finfet管、所述的第三finfet管、所述的第四finfet管、所述的第五finfet管、所述的第六finfet管、所述的第七finfet管和所述的第八finfet管的阈值电压为0.3v，所述的第九finfet管的阈值电压为0.6v。与现有技术相比，本发明的优点在于通过第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管、写位线、反相写位线、读位线、写字线和读字线构建存储单元，该存储单元具有交叉位线的特点，同时读写位线分离，在读操作时，读操作由第九finfet管来管理，读字线rwl为高电平选中第九finfet管，使得第九finfet管处于半导通状态，当反相输出端qb为“1”时，第九finfet管完全导通，读位线rbl上的电荷形成了从读位线rbl到地vgnd的释放通路，读操作完成，完成后读字线rwl变为低电平“0”使得第九finfet管处于关断状态，读位线rbl再次被充到电源vdd，同时地vgnd被驱动到vdd，此时可以大幅度减小未被选中时电路的漏功耗；在写操作时，写入“1”到输出端q时，假设最初存放在输出端q的是数据“0”，放在反相输出端qb的数据为“1”，开始写操作，写位线wbl为“1”，从而使反相写位线wblb为低电平“0”，此时第七finfet管处于导通状态，第八finfet管处于半关断状态，写操作时写字线wwl有效，第八finfet管被完全关断了，第七finfet管处于完全导通状态，第五finfet管和第六finfet管均处于导通状态，从电源vdd到反相输出端qb的路径被第八finfet管截断，因此没有电流通路经过反相输出端qb，相反的是从反相输出端qb到大地gnd之间形成通路，反相输出端qb通过第六finfet管把电荷释放到反相写位线wblb上，从而导致第二finfet管导通，进而关断第一finfet管，输出端q对大地的通路也就关断了，在输出端q这一边，通过第五finfet管使得输出端q可以被写位线wbl充到高电平，此时就不需要考虑第一finfet管对第五finfet管的分压了，同时由于第二finfet管的导通形成了由电源vdd经第七finfet管、第二finfet管到输出端q的通路，帮助输出端q的写“1”操作，导致第三finfet管导通，第四finfet管关断，此时数据更容易写入，写操作完成，随后写字线wwl、写位线wbl和反相写位线wblb被重置为“0”，第五finfet管和第六finfet管关断，第七finfet管和第八finfet管为数据保存提供能量，由此，本发明的存储单元在保证读操作稳定性的基础上，可以得到较高的写噪声容限，存储值结果稳定，电路功能稳定，且漏功耗较小，同时延时也较小，利于快速稳定存取数据。附图说明图1为传统的采用finfet设计的存储单元的电路图；图2为本发明的基于finfet的存储单元的电路图；图3为标准电压(1v)，频率1g条件下，本发明的基于finfet的存储单元在bsimimg标准工艺下的仿真波形图。具体实施方式以下结合附图实施例对本发明作进一步详细描述。实施例一：如图2所示，一种基于finfet的存储单元，包括第一finfet管b1、第二finfet管b2、第三finfet管b3、第四finfet管b4、第五finfet管b5、第六finfet管b6、第七finfet管b7、第八finfet管b8、第九finfet管b9、写位线wbl、反相写位线wblb、读位线rbl、写字线wwl和读字线rwl；第一finfet管b1、第三finfet管b3、第五finfet管b5、第六finfet管b6和第九finfet管b9均为n型finfet管，第二finfet管b2、第四finfet管b4、第七finfet管b7和第八finfet管b8均为p型finfet管，第一finfet管b1、第二finfet管b2、第三finfet管b3、第四finfet管b4、第五finfet管b5、第六finfet管b6、第七finfet管b7和第八finfet管b8均为低阈值finfet管，第九finfet管b9为高阈值finfet管，第一finfet管b1鳍的数量为1，第二finfet管b2鳍的数量为1，第三finfet管b3鳍的数量为1，第四finfet管b4鳍的数量为1，第五finfet管b5鳍的数量为1，第六finfet管b6鳍的数量为1，第七finfet管b7鳍的数量为1，第八finfet管b8鳍的数量为1，第九finfet管b9鳍的数量为1；第一finfet管b1的背栅、第一finfet管b1的源极、第三finfet管b3的背栅和第三finfet管b3的源极均接大地gnd，第九finfet管b9的源极接虚拟地vgnd；第一finfet管b1的前栅、第二finfet管b2的前栅、第二finfet管b2的背栅、第四finfet管b4的漏极、第三finfet管b3的漏极、第六finfet管b6的漏极、第六finfet管b6的背栅和第九finfet管b9的前栅连接且其连接端为存储单元的反相输出端qb，第一finfet管b1的漏极、第二finfet管b2的漏极、第三finfet管b3的前栅、第四finfet管b4的前栅、第四finfet管b4的背栅、第五finfet管b5的漏极和第五finfet管b5的背栅连接且其连接端为存储单元的输出端q，第二finfet管b2的源极和第七finfet管b7的漏极连接，第四finfet管b4的源极和第八finfet管b8的漏极连接，第五finfet管b5的源极、第八finfet管b8的前栅和写位线wbl连接，第六finfet管b6的源极、第七finfet管b7的前栅和反相写位线wblb连接，第五finfet管b5的前栅、第七finfet管b7的背栅、第六finfet管b6的前栅、第八finfet管b8的背栅和写字线wwl连接，第七finfet管b7的源极和第八finfet管b8的源极均均接入电源vdd，第九finfet管b9的背栅和读字线rwl连接，第九finfet管b9的漏极和读位线rbl连接。实施例二：如图2所示，一种基于finfet的存储单元，包括第一finfet管b1、第二finfet管b2、第三finfet管b3、第四finfet管b4、第五finfet管b5、第六finfet管b6、第七finfet管b7、第八finfet管b8、第九finfet管b9、写位线wbl、反相写位线wblb、读位线rbl、写字线wwl和读字线rwl；第一finfet管b1、第三finfet管b3、第五finfet管b5、第六finfet管b6和第九finfet管b9均为n型finfet管，第二finfet管b2、第四finfet管b4、第七finfet管b7和第八finfet管b8均为p型finfet管，第一finfet管b1、第二finfet管b2、第三finfet管b3、第四finfet管b4、第五finfet管b5、第六finfet管b6、第七finfet管b7和第八finfet管b8均为低阈值finfet管，第九finfet管b9为高阈值finfet管，第一finfet管b1鳍的数量为1，第二finfet管b2鳍的数量为1，第三finfet管b3鳍的数量为1，第四finfet管b4鳍的数量为1，第五finfet管b5鳍的数量为1，第六finfet管b6鳍的数量为1，第七finfet管b7鳍的数量为1，第八finfet管b8鳍的数量为1，第九finfet管b9鳍的数量为1；第一finfet管b1的背栅、第一finfet管b1的源极、第三finfet管b3的背栅和第三finfet管b3的源极均接大地gnd，第九finfet管b9的源极接虚拟地vgnd；第一finfet管b1的前栅、第二finfet管b2的前栅、第二finfet管b2的背栅、第四finfet管b4的漏极、第三finfet管b3的漏极、第六finfet管b6的漏极、第六finfet管b6的背栅和第九finfet管b9的前栅连接且其连接端为存储单元的反相输出端qb，第一finfet管b1的漏极、第二finfet管b2的漏极、第三finfet管b3的前栅、第四finfet管b4的前栅、第四finfet管b4的背栅、第五finfet管b5的漏极和第五finfet管b5的背栅连接且其连接端为存储单元的输出端q，第二finfet管b2的源极和第七finfet管b7的漏极连接，第四finfet管b4的源极和第八finfet管b8的漏极连接，第五finfet管b5的源极、第八finfet管b8的前栅和写位线wbl连接，第六finfet管b6的源极、第七finfet管b7的前栅和反相写位线wblb连接，第五finfet管b5的前栅、第七finfet管b7的背栅、第六finfet管b6的前栅、第八finfet管b8的背栅和写字线wwl连接，第七finfet管b7的源极和第八finfet管b8的源极均均接入电源vdd，第九finfet管b9的背栅和读字线rwl连接，第九finfet管b9的漏极和读位线rbl连接。本实施例中，第一finfet管b1、第二finfet管b2、第三finfet管b3、第四finfet管b4、第五finfet管b5、第六finfet管b6、第七finfet管b7和第八finfet管b8的阈值电压为0.3v，第九finfet管b9的阈值电压为0.6v。为了验证本发明的基于finfet的存储单元的优益性，在bsimimg标准工艺下，电路的输入频率为1ghz的条件下，电源电压1v和0.7v条件下分别使用电路仿真工具hspice对本发明的基于finfet的存储单元和图1所示的现有的存储单元这两种电路的性能进行仿真对比，其中，bsimimg工艺库对应的标准电源电压为1v，同时对比两种电路读操作和写操作噪声容限。标准电压(1v)下，本发明的基于finfet的存储单元基于bsimimg标准工艺仿真波形图如图3所示，分析图3可知，本发明的基于finfet的存储单元具有正确的工作逻辑。表1为在bsimimg标准工艺下，电源电压为1v，输入频率为1ghz时，本发明的基于finfet的存储单元和现有的存储单元两种电路的性能比较数据。表1电路类型晶体管数目延时(ps)总功耗(μw)功耗延时积(fj)本发明917.9652.790.948现有存储单元618.2557.241.045从表1中可以得出：本发明的基于finfet的存储单元与和图1所示的bsimimg工艺库中经典存储单元相比，延时降低了1.59％，平均总功耗降低了7.77％，功耗延时积降低了9.28％。表2为在bsimimg标准工艺下，电源电压为0.7v，输入频率为1ghz时，本发明的基于finfet的存储单元和现有的存储单元两种电路的性能比较数据。表1电路类型晶体管数目延时(ps)总功耗(μw)功耗延时积(fj)本发明922.7321.680.493现有存储单元630.5639.131.196从表2中可以得出：本发明的基于finfet的存储单元与和图1所示的bsimimg工艺库中经典存储单元相比，延时降低了25.62％，平均总功耗降低了44.59％，功耗延时积降低了58.78％。表3为在bsimimg标准工艺下，电源电压为0.7v，输入频率为1ghz时，本发明的基于finfet的存储单元和现有的存储单元两种电路的读操作/写操作噪声容限比较数据表3从表3中可以得出：本发明的基于finfet的存储单元与和现有的存储单元相比，读噪声容限增加了191.30％，写噪声容限增加了129.10％。由上述的比较数据可见，本发明的基于finfet的存储单元和现有的相比较，在保证读操作稳定性的基础上，写操作时噪声容限显著增大，写入到输出端q和反相输出端qb处的存储值结果稳定，电路功能稳定，并且电路的功耗和功耗延时积也得到了优化，运行速度得到了提高。当前第1页12