MRAM芯片的制作方法

本发明涉及一种半导体芯片，尤其涉及一种mram芯片。

背景技术：

mram是一种新的内存和存储技术，可以像sram/dram一样快速随机读写，还可以像flash闪存一样在断电后永久保留数据。

它的经济性想当地好，单位容量占用的硅片面积比sram有很大的优势，比在此类芯片中经常使用的norflash也有优势，比嵌入式norflash的优势更大。它的性能也相当好，读写时延接近最好的sram，功耗则在各种内存和存储技术最好。而且mram不像dram以及flash那样与标准cmos半导体工艺不兼容。mram可以和逻辑电路集成到一个芯片中。

mram的原理，是基于一个叫做mtj(磁性隧道结)的结构。它是由两层铁磁性材料夹着一层非常薄的非铁磁绝缘材料组成的。下面的一层铁磁材料是具有固定磁化方向的参考层，上面的铁磁材料是可变磁化方向的记忆层，它的磁化方向可以和固定磁化层相平行或反平行。由于量子物理的效应，电流可以穿过中间的隧道势垒层，但是mtj的电阻和可变磁化层的磁化方向有关。前一种情况电阻低，后一种情况电阻高。读取mram的过程就是对mtj的电阻进行测量。使用比较新的stt-mram技术，写mram也比较简单：使用比读更强的电流穿过mtj进行写操作。一个自下而上的电流把可变磁化层置成与固定层平行的方向，自上而下的电路把它置成反平行的方向。

每个mram的记忆单元由一个mtj和一个mos管组成。mos管的gate连接到芯片的wordline负责接通或切断这个单元，mtj和mos管串接在芯片的bitline上。读写操作在bitline上进行。

一个mram芯片由一个或多个mram存储单元的阵列组成，每个阵列有若干外部电路，如：行地址解码器：把收到的地址变成wordline的选择；列地址解码器：把收到的地址变成bitline的选择；读写控制器：控制bitline上的读(测量)写(加电流)操作；输入输出控制：和外部交换数据。

当前，采用bl和sl垂直的布局，有利于缩小每个存储单元所占的芯片面积，降低成本。写入时操作稍复杂：把一个字线的电位拉高打开这一行，并把这一行的源极线置于一个中间电位。然后根据每一个单元写入0或1的需求，分别在位线上加高或者低电位。低电位有可能是负电压。

bl和sl垂直的布局方案虽然可以降低成本，但有着以下两个问题:

1、因为写入时要求在存储单元上有一个固定的电压降，这种方法所需要的高电位和低电位的电压差，是bl和sl平行方案的两倍。芯片要求使用外部不能提供的高电压，或者负电压。这两种情况都需要在内部设计电路产生不同的电压，电压转换带来用电效率的降低和额外的成本。

2、写入时，整个一行所需要的电流，都从同一根bitline上流入。在设计中常常由于sl源极线宽度不够带来困难。

技术实现要素：

有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种mram芯片，包括：源线与位线垂直布局的mram阵列和预解码器，其中，所述mram阵列包括多个子阵列，所述子阵列包括一公共源线连接到所有单元，和连接每一列的多条位线；每一所述位线连接第一传输门、第二传输门；所述第一传输门连接所述公共源线，所述第二传输门连接公共位线；所述预解码器包括：多根地址线输入、与所述位线数量匹配的选择信号及其反相信号的输出；所述选择信号及其反相信号输出端连接到每一个子阵列相应的位线所对应的第一传输门、第二传输门，控制所述第一传输门、所述第二传输门任一打开，另一关闭。

优选的，所述子阵列还包括：一参考单元列，所述预解码器具有一参考输入端，参考单元列的参考位线通过两第三传送门分别连接所述公共源线、所述参考输入端。

优选的，所述公共位线、所述公共源线连接读写单元。

优选的，所述预解码器选中一位线，则与所述位线匹配的选择信号与其他所述选择信号输出的信号相反。

本发明较之于现有技术，有效解决了成本高、制造困难的问题，通过预解码器的控制，使得一个阵列每次只写一个比特，解决了源极线供电不足的问题，从而不再需要高电压、负电压，设计简单能耗降低。且共享读出放大器，有效的降低了成本。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是本发明的预编码器的电路图；

图2是本发明的预解码器电路图；

图3是本发明的第一传送门、第二传送门的电路图。

具体实施方式

如图所示，图1是本发明的预编码器的电路图，图2是本发明的预解码器电路图，一种mram芯片，包括：源线2与位线1垂直布局的mram阵列和预解码器3，mram阵列的源线2(sl)与位线1(bl)垂直布局，一公共位线7连接多个位线1，其中，mram阵列包括多个子阵列，子阵列包括一公共源线8连接到所有单元，公共源线8连接每一列的多条位线1，具体的可以采用每n列成为一组，子阵列包括一公共源线8连接多根源线2，把每一组的所有行的sl通过一根公共的sl连接在一起；每一位线1连接第一传送门、第二传送门；第一传送门连接公共源线8，第二传送门连接公共位线7；每一子阵列连接一预解码器3，预解码器3(ypredecoder)包括：多根地址线输入31(输入k根地址线)、与位线1数量匹配的选择信号及反相信号输出；选择信号及其反相信号输出端连接到每一个子阵列相应的位线1所对应的第一传输门、第二传输门，控制第一传输门、第二传输门任一打开，另一关闭。

图3是本发明的第一传送门、第二传送门的电路图，进一步的，选择信号4(ydep)、反相信号输出端5(yden)，两个信号相反，对于被选中的列x，ydepx和其它的ydep<n-1,0>相反；第一传送门包括：第一pmos12与第一nmos11并联，选择信号4控制第一pmos12开关，第二输输出端控制第一nmos11开关；第二传送门包括：第二pmos22、第二nmos21，反相信号输出端5控制第二pmos22开关，选择信号4控制第二nmos21开关。

具体的，在本发明的具体实施过程中：对于每一列的bl<n-1,0>，配置两个传输门。一个传输门把它和公共sl连接，另一个把它和公共bl连接。由ydep和yden信号控制它们的开关，两个传输门ydep、yden连接的顺序相反，所以一个打开一个一定会关上。对于被选中的行x，y-predecoder打开blx和公共bl的连接。对于其它行，打开blx和公共sl的连接。

进一步的，子阵列还包括：一参考单元列，预解码器3具有一参考输入端，参考单元列的参考位线1通过两第三传送门分别连接公共源线8、参考输入端。

具体的，这种情况下，y-predecoder增加一个读写控制信号输入。参考列的两个传输门一个把其bl连接到公共sl，另一个连接到读电路的参考输入端。在读模式下，选中地址信号代表的列，同时选中参考列，将其连接到读电路。

在本发明的一个具体实施过程中：k＝3，n＝8+1＝9是一个常见的选择。含被3根地址线选择的8列以及一列参考单元。

进一步的，公共位线7、公共源线8连接读写单元。

进一步的，预解码器3选中一位线1，则与位线1匹配的选择信号4与其他选择信号4输出的信号相反。

本发明的公共bl和公共sl连接到读/写单元。这样，每一次只读写被选中的列。其它的列，因为其bl和sl被短接，虽然选择管打开了，不会发生读写操作。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。