磁隧道结具有四种电阻状态，因为并行磁隧道结具有较高的 隧道磁致电阻率（TunnelingMagneto-resistanceratio(TMR))、较小的转换电流以及更 高的可靠性等优点，所以本发明采用并行磁隧道结作为STT-RAM的存储结构。
[0036] 本专利基于一种新颖的树型读取电路方案，提出了可以有效降低该读取电路总体 功耗的改进结构，这种新颖的树型读取方案采用开环放大器作为读取电路的比较器，开环 放大器不需要重启时间，可以进行连续比较，故采用开环放大器可以提高电路的读取速度， 具有读取时间短的优点，该方案采用两级运放级联结构，增大了输出摆幅和增益，提高了与 数字系统对接时整个读取电路的可靠性(如图2所示)，然而图2所示的开环放大器结构会 在不工作的时候产生额外的静态功耗，这很大程度上增加了整个读取电路的总功耗，为了 控制开环放大器只在比较输出数据的时候产生功耗，在待机状态时没有电能消耗，本专利 在这种新颖的树型读取放案所采用的开环放大器的基础之上，引入了控制电路(如图3所 示)，当CONT(C0NT信号由控制电路的信号控制器产生）为高电平时，第^^一MOS管Mll导 通，第十MOS管MlO截止，第五MOS管M5的栅极与Vb2相连，比较器进入工作状态；当CONT 为低电平时，第十MOS管MlO导通，第^^一MOS管Mll截止，第五MOS管M5管的栅极与地相 连，第五MOS管M5截止，这时没有电流流过开环放大器的第一级放大器，同时由于第六MOS 管M6和第八MOS管M8截止，这时也没有电流流过开环放大器的第二级放大器。
[0037] 本专利所设计的读取电路的电路原理图如图3所示，在数字系统中，常常要求电 压的摆幅等于工作电压（VDD)，而开环放大器的摆幅不能达到这个要求，由于反相器的输出 摆幅可以等于工作电压（VDD)，可以对开环放大器的输出摆幅起到放大的作用，故在开环放 大器的输出端Vout'串接了第一反相器，使得最终的输出电压摆幅可以达到数字系统对电 压摆幅的要求，由于一个并行磁隧道结有四种阻值，阻值关系为：Rll>Rl〇>R〇l>R〇〇,其中 R11、R10、R01、R00分别为存储数据为11、10、01、00的并行磁隧道结所对应的电阻阻值；当 CONT为高电平时，NMOS(第十二MOS管M12)进入饱和区(第十二MOS管M12应为一个长沟 MOS管)，产生一个固定值的读取电流，该电流流过并行磁隧道结，会产生读取电压Vin，由于 并行磁隧道结中存储的数据不同，其阻值不同，产生的读取电压Vin会有4种不同的电压 值，其电压关系为：￥11〈￥10〈￥01〈￥00，其中￥11、￥10、￥01、￥00分别为存储数据11、10、01、00 的并行磁隧道结所对应的读取电压值，由此，我们仅需通过比较器判断Vin的电压值，即可 准确得知在并行磁隧道结中存储的数据，为了准确甄别Vin的四种电压值，本发明的读取 电路需要外部电压输出电路产生3个参考电压(第一参考电压Vrefl、第二参考电压Vref2、 第三参考电压Vref3)，电压关系为：Vll〈第三参考电压Vref3〈VlO〈第二参考电压 Vref2〈V01〈第一参考电压Vrefl〈V00。
[0038] 本发明采用的树型的电压搜索算法流程图如图4所示，整个读取电路的工作原理 如下： 1、 当CONT为高电平时，第十二MOS管M12开启，产生读取电压Vin，第^^一MOS管Mll 导通，第十MOS管MlO截止，第五MOS管M5的栅极与Vb2相连，比较器进入工作状态，控制 逻辑令读取电压Vin与第二参考电压Vref2进行比较； 2、 读取电路进入采用图4所示的树型方案的电压搜索模式进行两位数据的读取： (1) 当VinXVref2时，可知并行磁隧道结所产生的读取电压Vin只有两种可能（VOl、 V00)，故并行磁隧道结所存储的高位数据为0,开环放大器输出端Vout'输出低电平，第一 反相器输出端Vout输出高电平，然后，时钟输出模块产生一个时钟脉冲信号，S卩第一时钟 信号clkl，控制第一D触发器存储高位数据（由于开环放大器的输出端Vout'必须要经过 第一反相器来增大输出摆幅，因此第一D触发器读入的数据要从第一D触发器的反相输出 端输出，以得到真实的高位数据1st)，当第一D触发器存储高位数据结束之后，控制逻辑令 Vin与第一参考电压Vref1进行下一步的比较，这时，如果VinXVref1，则并行磁隧道结所产 生的读取电压只有VOO这种可能，所存储的低位数据为0,开环放大器输出端Vout'输出低 电平，第一反相器输出端Vout输出高电平，如果VirKVref1，则并行磁隧道结所产生的读取 电压只有VOl这种可能，所存储的数据的低位为1，开环放大器输出端Vout'输出高电平，第 一反相器输出端Vout输出低电平，当得到低位数据比较出来之后，时钟输出模块再生成一 个脉冲信号第二时钟信号clk2,控制第二D触发器存储低位数据(与高位数据的存储方法 相同，由第二D触发器的反相输出端输出所得到的低位数据2nd)，这样读取电路就完成了 2bit数据的读取过程； (2) 当Vin〈Vref2时，并行磁隧道结所产生的读取电压只有两种可能（VII、V10)，故并 行磁隧道结中存储的高为数据为1，开环放大器输出端Vout'输出高电平，第一反相器输出 端Vout输出低电平，然后，时钟输出模块产生一个时钟脉冲信号第一时钟信号clkl，控制 第一D触发器存储高位数据(与Vin>Vref2的情况相同，第一D触发器读入的数据要从第一 D触发器的反相输出端输出，以得到真实的高位数据1st)，当第一D触发器存储高位数据结 束之后，控制逻辑令Vin与第三参考电压Vref3进行下一步的比较，如果Vin>Vref3，则并行 磁隧道结所产生的读取电压只有VlO这一种可能，所存储的低位数据为0,开环放大器输出 端Vout'输出低电平，反相器输出端Vout输出高电平，如果Vin〈Vref3,则并行磁隧道结所 产生的读取电压只有Vll这一种可能，所存储的低位数据为1，开环放大器输出端Vout'输 出高电平，第一反相器输出端Vout输出低电平，当得到低位的数据之后，时钟输出模块再 生成一个脉冲信号第二时钟信号clk2,控制第二D触发器存储低位数据(与高位的存储方 法相同，由第二D触发器的反相输出端输出所得到的低位数据2nd)，这样读取电路就完成 了 2bit数据的读取过程； 3、当两位的数据读取结束之后，CONT变为低电平，第十二MOS管M12截止，第十MOS管MlO导通，第^^一MOS管Ml1截止，第五MOS管M5管的栅极与地相连，第五MOS管M5截止， 这时没有电流流过开环放大器的第一级放大器，同时由于第六MOS管M6和第八MOS管M8 截止，这时也没有电流流过开环放大器的第二级放大器，比较器进入待机的状态。
[0039] 本专利所采用的控制逻辑电路由图5所示，第一双向开关S1，第二双向开关S2分 别为受高位数据1st和第一时钟信号clkl控制的双向开关电路(双向开关的结构如图5中 圆圈内所示)，首先，CONT最先跳变为高电平，图3所示NMOS管第十二MOS管M12进入开 启状态，产生读取电压Vin，比较器进入工作状态，这时第一时钟信号clkl还为低电平，控 制第二双向开关S2使得Vref与Vref2相连，令Vin与Vref2进行比较，第一反相器输出比 较结果，当第一反相器输出比较结果之后，第一时钟信号clkl跳变到高电平，控制第一D触 发器存储高位数据，并由第一D触发器的反相输出端输出高位数据1st，同时，第一时钟信 号clkl控制第二双向开关S2使得Vref与Vref'相连，这时，高位数据1st就可以通过控 制第一双向开关Sl来选择相对应的参考电压（Vrefl或者Vref3)与Vref'相连，当高位数 据1st为高电平时，第一双向开关Sl使得Vref'与Vref3相连；当高位数据1st为低电平 时，第一双向开关Sl使得Vref'与Vrefl相连，由此，本专利所设计的控制逻辑电路就实现 了读取电路的控制功能。
[0040] 为了减少读取电路的时钟输入端口，本专利采用如图6所示的时钟输出模块，包 括第一延时电路Bufferl、第二延时电路Buffer2、第三双向开关S3和第四双向开关S4,图 中第三双向开关S3、第四双向开关S4与图5所示开关的结构相同，只需要提供一个时钟信 号CONT即可产生第一时钟信号clkl与第二时钟信号clk2信号，当CONT为低电平时，CONT 控制第三双向开关S3和第四双向开关S4的输出第一时钟信号clkl和第二时钟信号clk2 与GND相连，这样当CONT为低电平时，第一时钟信号clkl和第二时钟信号clk2可以迅速 置为低电平，当CONT为高电平时，控制第三双向开关S3和第四双向开关S4使得第一时钟 信号输出端和第二时钟信号输出端分别与第一延时电路Bufferl的输出端clkl'和第二延 时电路Buffer2的输出端clk2'相连，第一延时电路Bufferl的延迟时间小于第二延时电 路Buffer2的延迟时间，且第一延时电路Bufferl和第二延时电路Buffer2的延迟时间设 置必须满足如下条件：当CONT由低电平跳变为高电平时，整个电路开始进行高位数据的比 较，等高位数据的比较结果Vout输出稳定后，第一延时电路Buffer1的延迟时间使得clkl' 由低电平跳变为高电平，第一时钟信号clkl也由低电平跳变为高电平，控制第一D触发器 存储高位数据；然后电路开始进行低位数据的比较，只有等低位数据的比较结果Vout输出 稳定后，第二延