用于使用感测电路执行比较运算的设备与方法
【技术领域】
[0001]本发明大体上涉及半导体存储器及方法，且更特定来说，涉及与使用感测电路执行比较运算有关的设备及方法。
【背景技术】
[0002]存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电源以维持其数据(举例来说，主机数据、错误数据等等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)以及其它。非易失性存储器可在未供电时通过保持所存储的数据而提供永久性数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)(例如自旋力矩转移随机存取存储器(STT RAM))以及其它。
[0003]电子系统通常包含若干处理资源(举例来说，一或多个处理器)，其可检索及执行指令且将所执行指令的结果存储到适合位置。处理器可包括若干功能单元(例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块)，举例来说，所述功能单元可用以通过对数据(举例来说，一或多个操作数)执行逻辑运算(例如AND、OR、NOT、NAND、NOR及XOR逻辑运算)而执行指令。举例来说，功能单元电路(FUC)可用以对操作数执行算术运算，例如加法、减法、乘法及/或除法。
[0004]在将指令提供到FUC以供执行的过程中可涉及电子系统中的若干组件。指令可由(例如)处理资源(例如控制器及/或主机处理器)产生。数据(举例来说，将对其执行指令的操作数)可存储于可由FUC存取的存储器阵列中。可从所述存储器阵列检索指令及/或数据且可在FUC开始对所述数据执行指令之前序列化及/或缓冲指令及/或数据。此外，因为可通过FUC以一或多个时钟循环执行不同类型的运算，所以也可序列化及/或缓冲指令及/或数据的中间结果。
[0005]执行指令(举例来说，作为程序执行的部分)可涉及执行运算(例如比较运算)，且可将结果提供(举例来说，报告)到处理资源作为(举例来说)算法的执行流程的部分。此类比较及报告功能性可启用(例如)“如果-则-否则”程序化流程，此通常是程序执行的部分。
【附图说明】
[0006]图1是根据本发明的若干实施例的呈包含存储器装置的计算系统的形式的设备的框图。
[0007]图2说明根据本发明的若干实施例的耦合到感测电路的存储器阵列的一部分的示意图。
[0008]图3说明根据本发明的若干实施例的耦合到感测电路的存储器阵列的一部分的示意图。
[0009]图4说明根据本发明的若干实施例的用于执行比较运算的方法的实例。
【具体实施方式】
[0010]本发明包含与使用感测电路执行比较运算有关的设备及方法。一种实例方法包括将存储器阵列的输入/输出(1)线(举例来说，本地1线(L10线))充电(举例来说，预充电)到一电压(举例来说，一预充电电压)。所述方法可包含通过激活所述存储器阵列的若干存取线及感测耦合到所述若干存取线的若干存储器单元来确定存储于所述存储器阵列中的数据是否匹配比较值。所述方法可包含感测所述L1线的所述电压(举例来说，预充电电压)是否响应于对应于所述若干存储器单元的选定解码线(举例来说，列解码线)的激活而改变。在本发明中，“线”意味着至少两个节点之间的可操作耦合。
[0011]本发明的若干实施例可提供益处，例如与确定比较值(举例来说，特定数据值及/或数据值集合)与存储于存储器阵列中的数据值之间是否存在匹配相关联的经改进比较及报告功能性。例如，若干实施例可实现识别特定数据是否存储于若干存储器单元中而(例如)不经由总线(举例来说，数据总线、地址总线、控制总线)将数据传送出存储器阵列及感测电路。可将存储于阵列中的数据是否匹配比较值的确定报告到(例如)控制电路(举例来说，到裸片上控制器及/或到外部主机)。可将存储于阵列中的数据是否匹配比较值的确定报告到存储器阵列中。此类比较及报告功能性可与执行若干逻辑运算(举例来说，AND、N0T、N0R、NAND、X0R等等)相关联。然而，实施例不受限制于这些实例。
[0012]而且，与各种处理资源相关联的电路(例如FUC)可能不符合与存储器阵列相关联的间距规则。举例来说，存储器阵列的单元可具有4F2或6F2单元大小，其中“F”是对应于单元的特征大小。与先前系统的FUC相关联的装置(举例来说，逻辑门)可能无法形成于与存储器单元的间距上，此可影响(举例来说)芯片大小及/或存储器密度。
[0013]在本发明的以下详细描述中，参考形成本发明的一部分的附图，且在附图中以说明的方式展示可如何实践本发明的一或多个实施例。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，在不脱离本发明的范围的情况下，可利用其它实施例且可进行过程、电气及/或结构改变。如本文中所使用，标示符“N”、“P”、“R”等等(尤其关于图式中的元件符号)可指示:可包含如此指定的若干特定特征。如本文中所使用，“若干”特定事物可指代此类事物中的一或多者(举例来说，若干存储器阵列可指代一或多个存储器阵列)。
[0014]本文中的图遵循编号规定，其中首位数字或前几位数字对应于图式图号且剩余数字识别图式中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组件。举例来说，130可参考图1中的元件“30”，且类似元件在图2中可被称为230。如将了解，可添加、交换及/或消除在本文中的各种实施例中所展示的元件以便提供本发明的若干额外实施例。另外，如将了解，图中所提供的元件的比例及相对尺寸希望说明本发明的某些实施例，且不应在限制性意义上理解。
[0015]图1是根据本发明的若干实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，存储器装置120、存储器阵列130及/或感测电路150也可被单独视为“设备”。
[0016]系统100包含主机110，主机110耦合到包含存储器阵列130的存储器装置120。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、移动电话或存储卡读卡器，以及各种其它类型的主机。主机110可包含系统主机板及/或背板且可包含若干处理资源(举例来说，一或多个处理器、微处理器或一些其它类型的控制电路)。系统100可包含单独的集成电路或主机110及存储器装置120两者可都在相同的集成电路上。系统100可为(例如)服务器系统及/或高性能计算(HPC)系统及/或高性能计算(HPC)系统的部分。尽管图1中展示的实例说明具有范纽曼(Von Neumann)架构的系统，但本发明的实施例可以非范纽曼架构(举例来说，图灵机(Turing machine))实施，所述非范纽曼架构可能不包含通常与范纽曼架构相关联的一或多个组件(举例来说，CPU、ALU等等)。
[0017]为明确起见，系统100已经简化以集中在与本发明特定相关的特征上。存储器阵列130可为(例如)DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置成通过存取线(本文中可称为行线、字线或选择线)耦合的行及通过感测线(本文中可称为数字线或数据线)耦合的列的存储器单元。尽管图1中展示单一阵列130，但实施例并不如此受限制。例如，存储器装置120可包含若干阵列130(举例来说，若干DRAM单元库)。结合图2及3描述实例DRAM阵列。
[0018]存储器装置120包含用以锁存越过I/O总线156(举例来说，数据总线)经由I/O电路144提供的地址信号的地址电路142。由行解码器146及列解码器152接收及解码地址信号以存取存储器阵列130。可通过使用感测电路150感测感测线上的电压及/或电流改变来从存储器阵列130读取数据。感测电路150可从存储器阵列130读取及锁存数据页(举例来说，行)。1/0电路144可用于越过I/O总线156与主机110进行双向数据通信。写入电路148用以将数据写入到存储器阵列130。
[0019]控制电路140解码由控制总线154从主机110提供的信号。这些信号可包含用以控制对存储器阵列130执行的控制操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制电路140负责执行来自主机110的指令。控制电路140可为状态机、定序器或某一其它类型的控制器(举例来说，裸片上控制器)。
[0020]下文结合图2及3进一步描述感测电路150的实例。例如，在若干实施例中，感测电路150可包括若干感测放大器(举例来说，图2中展示的感测放大器206-1……206-P或图3中展示的感测放大器306)及若干计