移位寄存单元、移位寄存器及其驱动方法和显示装置的制造方法
【技术领域】
[0001]本申请涉及有机发光显示领域，尤其涉及一种移位寄存单元、移位寄存器及其驱动方法和包括该移位寄存器的显示装置。
【背景技术】
[0002]有机发光二极管(Organic Light Emitting D1de，0LED)是一种利用有机半导体材料在电流的驱动下产生的可逆变色来实现显示的技术。0LED具有超轻、超薄、亮度大、低功耗、可弯曲、成本低和发光效率高等优点，有着巨大的发展潜力。有源0LED(ActiveMatrix 0LED，AM0LED)可以将驱动电路和显示阵列集成在同一基板上，具有集成度高、功耗低、亮度高等优点，适合大面积显示，成为0LED发展的趋势。
[0003]目前，AM0LED通过将驱动电路内藏于显示屏上来达到高集成和小型化的目的。因此，在保证AM0LED的输出信号稳定性的同时尽可能的简化电路，缩小电路集成时需要占据的面积，成为0LED发展的一个重要的方向。
【发明内容】
[0004]本申请的目的在于提出一种移位寄存单元、移位寄存器以及显示装置，来解决以上【背景技术】部分提到的技术问题。
[0005]第一方面，本申请实施例提供了一种移位寄存单元，所述移位寄存单元包括第一电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管;其中，所述第一晶体管的第一极电连接第一电压端，所述第一晶体管的栅极电连接所述第六晶体管的第二极，所述第一晶体管的第二极电连接所述第二晶体管的栅极;所述第二晶体管的第一极电连接所述第一电压端，所述第二晶体管的栅极电连接所述第三晶体管的栅极，所述第二晶体管的第二极电连接所述第四晶体管的栅极;所述第三晶体管的第一极电连接所述第一电压端，所述第三晶体管的栅极电连接所述第五晶体管的第二极，所述第三晶体管的第二极电连接输出端;所述第四晶体管的第一极接收第一时钟信号，所述第四晶体管的第二极电连接所述输出端;所述第五晶体管的第一极电连接第二电压端，所述第五晶体管的栅极电连接第二输入端，所述第五晶体管的第二极电连接所述第一晶体管的第二极;所述第六晶体管的第一极电连接所述第二电压端，所述第六晶体管的栅极电连接第一输入端，所述第六晶体管的第二极电连接所述第四晶体管的栅极;所述第一电容的两端分别电连接所述输出端和所述第四晶体管的栅极。
[0006]第二方面，本申请实施例还提供了一种移位寄存器，包括多级上述的移位寄存单元;第i级移位寄存单元的第一输入端输入的信号为第1-Ι级移位寄存单元输出端输出的信号，第i级移位寄存单元的第二输入端输入的信号为第i+Ι级移位寄存单元输出端输出的信号，其中，i为大于1且小于η的整数，η为所述移位寄存器包括的移位寄存单元的级数；当i为1时，第1级移位寄存单元的第一输入端输入的信号为第一脉冲信号，第1级移位寄存单元第二输入端输入的信号为第2级移位寄存单元输出端输出的信号；当i为η时，第η级移位寄存单元的第一输入端的输入的信号为第n-1级移位寄存单元输出端输出的信号，第η级移位寄存单元的第二输入端输入的信号为第二脉冲信号。
[0007]第三方面，本申请实施例还提供了一种移位寄存器的驱动方法，所述方法包括:第一阶段，第i级移位寄存单元的第一输入端接收第1-Ι级移位寄存单元输出端输出的电压信号，使得所述第一电压端输入的电压信号传入所述第三晶体管的栅极，第二电压端输入的信号传入所述第四晶体管的栅极，所述第i级移位寄存单元的输出端输出第一时钟信号;第二阶段，基于所述第一电容和所述第一时钟信号，使得所述第四晶体管开启，所述第i级移位寄存单元的输出端输出所述第一时钟信号;第三阶段，第i级移位寄存单元的第二输入端接收第i+Ι级移位寄存单元输出端的输出信号，使得所述第二电压端的输出电压信号传入所述第二晶体管的栅极和所述第三晶体管的栅极，所述第一电压端输出的电压信号传入第四晶体管的栅极，所述第i级移位寄存单元的输出端输出所述第一电压端的电压信号。
[0008]第四方面，本申请实施例还提供了一种显示装置，包括上述的移位寄存器。本申请提供的移位寄存单元，通过把上下级移位寄存单元的输出信号分别作为第一输入端的输入信号和第二输入端的输入信号，对该移位寄存单元进行置位复位，从而实现输入信号的移位，简化了电路结构，降低移位寄存器的成本。
【附图说明】
[0009]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显:
[0010]图1示出了根据本申请的移位寄存单元的一个实施例的电路图；
[0011]图2示出了图1中各个信号的波形图；
[0012]图3示出了根据本申请的移位寄存单元的另一个实施例的电路图；
[0013]图4示出了图3中各个信号的波形图；
[0014]图5示出了根据本申请的移位寄存器的一个实施例的结构图。
【具体实施方式】
[0015]下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
[0016]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0017]图1示出了根据本申请移位寄存单元的一个实施例的电路图。本实施例提供的移位寄存单元包括:第一电容C1、第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6。
[0018]第一晶体管Ml的第一极电连接第一电压端VGH，第一晶体管Ml的栅极电连接第六晶体管M6的第二极，第一晶体管Ml的第二极电连接第二晶体管M2的栅极。
[0019]第二晶体管M2的第一极电连接第一电压端VGH，第二晶体管M2的第二极电连接第四晶体管M4的栅极。
[0020]第三晶体管M3的第一极电连接第一电压端VGH，第三晶体管M3的栅极电连接第一晶体管Ml的第二极，第三晶体管M3的第二极电连接输出端GN。
[0021 ]第四晶体管M4的第一极接收第一时钟信号CK1，第四晶体管M4的第二极电连接输出端GN。
[0022]第五晶体管M5的第一极电连接第二电压端VGL，第五晶体管M5的栅极电连接第二输入端GN+1，第五晶体管M5的第二极电连接第三晶体管M3的栅极。
[0023 ]第六晶体管M6的第一极电连接第二电压端VGL，第六晶体管M6的栅极电连接第一输入端GN-1，第六晶体管M6的第二极电连接第四晶体管M4的栅极。
[0024]第一电容C1分别与输出端GN和第四晶体管M4的栅电连接。
[0025]为了方便说明，这里将第一晶体管Ml的第二极、第二晶体管M2的栅极、第三晶体管M3的栅极和第五晶体管M5的第二极电连接的点表示为N1节点，将第一晶体管Ml的栅极、第二晶体管M2的第二极、第一电容C1的其中一端、第四晶体管M4的栅极和第六晶体管M6的第二极电连接的点表示为N2节点，如图1所示。
[0026]在本实施例的一些可选的实现方式中，上述第一电压端VGH输入的电压信号的电压值高于第二电压端VGL输入的电压信号的电压值;上述第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6可以是PM0S晶体管或匪0S晶体管，但是与PM0S晶体管相比，NM0S晶体管的制造工艺较复杂，成本更高，因此，使用PM0S晶体管可以降低移位寄存单元的成本。
[0027]如图2所示，其示出了图1所示的移位寄存单元的第一时钟信号CK1、第一输入端GN-1、第二输入端GN+1以及输出端GN对应的信号波形图。在一些可选的实现方式中，图1所示的移位寄存单元可以作为包含η个级联移位寄存单元的移位寄存器的第i级移位寄存单元，其中Ki^n，与此相对应的，第i级移位寄存单元的第一输入端GN-1与第1-Ι级移位寄存单元输出端电连接，同时，第i级移位寄存单元的第二输入端GN+1与第i+Ι级移位寄存单元输出端电连接。
[0028]下面结合图2说明图1所示实施例的驱动方法。在描述驱动方法时，将以M1-M6均为PM0S晶体管为例进行说明。
[0029]在第一阶段T1内，第i级移位寄存单元的第一输入端GN-1接收第1-Ι级移位寄存单元输出端输出的电压信号，使得第一电压端VGH输入的电压信号传入第三晶体管M3的栅极，第二电压端VGL输入的信号传入第四晶体管M4的栅极，第i级移位寄存单元的输出端GN输出第一时钟信号CK1。具体来说:在T1内，第一输入端GN-ι的信号为低电压信号，第二输入端GN+ 1的信号为高电压信号，CK1也为高电压信号;此时第五晶体管M5关闭，而第六晶体管M6开启；第二电压端VGL输入的低电压信号通过第六晶体管M6传入N2节点，使得第一晶体管M