易失性存储器电路的休眠模式操作的制作方法
【技术领域】
[0001]各实施例的方面一般地涉及易失性存储器电路。
【背景技术】
[0002]功耗日益成为许多应用(尤其是那些涉及电池操作设备的应用)的设计考虑。用于降低功耗的一些方法在空闲时用休眠或待机模式来操作电路，在休眠或待机模式中，减少提供给电路的供电或将电源从电路断开。通过移除或减小供电，能够减小空闲电路的漏电流。然而，包括易失性存储器的系统可能需要当用休眠模式工作时保持存储在易失性存储器电路中的数据的状态。易失性存储器电路在各应用中用于存储数据。易失性存储器电路(例如SRAM存储单元)在向存储器电路供电时保留存储的数据值，但是当从存储器电路断开供电时则不保持所存储的数据值。这些及其他问题已经针对使用易失性存储器电路的多个应用提出了挑战。
【发明内容】
[0003]各示例实施例涉及用于操作易失性存储器电路的电路、装置和方法。根据示例实施例，装置包括易失性存储器电路和与易失性存储器电路耦合的控制电路。控制电路被配置为针对写入易失性存储器电路的数据块生成并存储奇偶校验数据。控制电路响应于第一控制信号，将易失性存储器电路置于休眠模式。在休眠模式中，将易失性存储器的电源电压设置为第一电压，易失性存储器电路中存储的数据块在第一电压下经受错误的引入。响应于第二控制信号，控制电路将易失性存储器置为激活模式。进一步响应于第二控制信号，控制电路使用所存储的奇偶校验数据来检测并纠正易失性存储器中存储的数据块中的错误。
[0004]另一示例实施例提供了一种操作易失性存储器的方法。针对写入易失性存储器电路的数据块生成并存储奇偶校验数据。响应于第一控制信号，将易失性存储器电路置于休眠模式。响应于第二控制信号，将易失性存储器置于激活模式。进一步响应于第二控制信号，使用所存储的奇偶校验数据来检测并纠正数据块中的错误。
[0005]在另一示例实施例中，装置包括易失性存储器电路。装置还包括用于针对写入易失性存储器电路的数据块生成并存储奇偶校验数据，用于响应于第一控制信号将易失性存储器电路置于休眠模式，用于响应于第二控制信号将易失性存储器置于激活模式，并进一步响应于第二控制信号来使用所存储的奇偶校验数据来检测并纠正数据块中的错误的电路装置。
【附图说明】
[0006]以上描述/总结并不用于描述本公开的每个实施例或每个实施方式。以下附图和详细描述还例示了多种实施例。
[0007]考虑到结合附图的以下详细描述，将更全面地理解多种示例实施例，附图中:
[0008]图1示出与一个或更多个实施例一致的具有易失性存储器和控制电路的第一设备的框图；
[0009]图2示出与一个或更多个实施例一致的具有易失性存储器和控制电路的第二设备的框图；
[0010]图3示出与一个或更多个实施例一致的由易失性存储器的控制电路使用的状态机；
[0011]图4示出与一个或更多个实施例一致的用于操作易失性存储器的过程；以及
[0012]图5示出与一个或更多个实施例一致的在激活模式中操作易失性存储器的过程。
【具体实施方式】
[0013]尽管这里讨论的多种实施例应该包括多种修改和备选形式，然而在附图中示例性地示出了并详细描述了实施例的多个方面。然而，应理解这么做的目的不是为了将本发明限于所述的具体实施例。相反，而是为了涵盖落在本公开范围内的所有修改、等同物和替换物，所述本公开范围包括由权利要求限定的多个方面。此外，贯穿本申请所用的术语“示例”仅是说明性的，而不是为了进行限制。
[0014]确信本公开的多个方面可应用于涉及易失性存储器电路的各种不同类型的装置、系统和方法。一些方面具体涉及适用于具有降低功耗的休眠模式的装置、系统和方法。尽管不必这样限制，然而可以通过对在该背景下对示例的讨论认识到本发明的多个方面。
[0015]诸如SRAM的易失性存储器电路需要特定阈值电源电压，以防止引入超出激活模式中能够由易失性存储器处理的最大数量的错误。随着降低电源电压，引入错误的数量增加。各实施例使用前向纠错(FEC)码来在从休眠模式醒来时促进对多个错误的恢复，所述错误的数量大于在激活模式中能够由存储器电路处理的最大值。从更大数量的错误恢复的能力，允许在休眠模式中进一步减小易失性存储器电路的电源电压，同时保持从可能引入的错误中恢复的能力。
[0016]在存储或传输之前，FEC码针对数据块生成冗余数据(被称为奇偶校验数据)。在数据块的传输或存储之后，FEC码使用奇偶校验数据来检测和/或恢复数据块中出现的错误。一些不例 FEC 码包括 Hamming.Bose-Chaudhur1-Hochquenghem(BCH)、Reed-Solomon、Trellis和/或卷积码。一些纠错技术使用两个或更多个FEC码的组合，以增加能够恢复的错误的数量。ITU-T G.975.11.4中所指出的一种示例组合实现了 Reed-Solomon与BCH编码方案的级联。
[0017]在一些示例实施例中，装置包括易失性存储器电路和与易失性存储器电路耦合的控制电路。控制电路被配置为针对写入易失性存储器电路的数据块生成并存储奇偶校验数据。控制电路响应于第一控制信号降低提供给易失性存储器电路的电源电压，以将易失性存储器电路置于休眠模式。控制电路响应于第二控制信号，增加提供给易失性存储器电路的电源电压，以将易失性存储器电路置于激活模式。进一步响应于第二控制信号，控制电路使用所存储的奇偶校验数据来检测并纠正易失性存储器中存储的数据块中的错误。
[0018]在一些应用中，FEC还可以用于在激活模式中操作时防止在易失性存储器电路中引入错误。例如，FEC奇偶校验数据可以在数据块写入易失性存储器时生成，并用来在从易失性存储器读出数据块时纠正错误。然而，FEC奇偶校验数据的生成和从错误中恢复需要花费特定量的处理时间来执行。一般来说，随着纠错码所使用的奇偶校验比特的数量增加(以及能够纠正的错误的数量增加)，编码和解码操作所需的处理时间增加。由于应用通常需要存储器显示读取时间的低延迟，使用FEC恢复大量错误所需的处理时间可能是被禁止的。
[0019]在一些实施例中，控制电路被配置为:当易失性存储器在激活模式中操作时，使用较低延迟较低误码率的FEC码，并且当易失性存储器在休眠模式中操作时，使用较高延迟较高误码率FEC码。高误码率FEC码允许从当在休眠模式中操作易失性存储器时所引入的较大数量的错误恢复，代价是增加延迟。然而，从用户的角度，通常预计并容忍特定量的延迟，作为当从休眠模式醒来并重新存储系统的状态时的一次性代价。通过在休眠模式中使用较高延迟高误码率FEC码，与在激活模式中操作所需的电源电压相比，可以在休眠模式中降低