加速确定半导体布线的电迁移特性的方法和装置的制作方法

专利名称：加速确定半导体布线的电迁移特性的方法和装置的制作方法
技术领域：
本发明一般涉及集成电路器件的制造和测试，并尤其涉及确定集成电路互连材料的电迁移特性的方法和装置。
背景技术：
集成电路典型地由多级形成图案的金属化线路构成，通过在选定位置包含通路的夹层电介质而彼此电隔离，以提供各级形成图案的金属化线路之间的电连接。随着通过不懈努力，将这些集成电路按比例缩小到更小尺寸，以提供增大的密度和性能(例如，通过在给定区域芯片内增大设备速度和提供更大电路功能)，互连线宽尺寸变得相当窄，这反过来使它们更易受到例如电迁移的有害影响。
电迁移是指构成互连材料的金属原子(例如铝)作为通过那里的电流传导的结果的大量迁移的现象的术语。更具体说，电子流与金属离子碰撞，从而沿电流移动方向推动它们。经过延长的时间周期，空出的原子趋向在线路的一端典型地形成孔隙，而在该线路的另一端的原子积累趋向形成小丘。这样的变形增加了线路电阻，并在一些情况下导致开路、短路和设备失效。在集成电路设计中，该现象变得尤为重要，因为随着线宽尺寸的缩小，通过金属化线路的相对电流密度继续增加。
在工业上一般使用封装级(package-level)测试，以评估金属互连的电迁移(EM)可靠性。为此目的，已定义和实现了标准测试结构和测试方法。这些封装级测试一般是在用昂贵、专用设备适度加速的应力下、和在炉子中产生的升高的温度下进行的。基于收集失效数据的时间，然后通过使用确定EM测试中的加速因数的布莱克(Black)等式而估计现场条件下的寿命。
然而，随着集成电路技术的发展，这里的互连系统变得更复杂，导致将被评估的处理模块数目增加，从而保证可靠性。竞争压力相应增加了缩短EM测试时间的需要(对于封装级测试，典型属于10到100小时一类)。因此，为了降低测试时间，已实现了晶片级(wafer-level)测试，来替换封装级测试。
晶片级测试通常使用探针台进行，并产生大约几秒到几分钟的降低的失效时间。这样做，该晶片测试包括引入大约1×107A/cm2的高电流密度。晶片级测试和封装级测试之间的另一个显著区别在于在晶片级测试中，由焦耳(Joule)加热(来自施加的应力电流)创建上升的温度条件，而不是通过外部炉子的加热。
晶片级测试技术的一个例子是所谓“SWEAT”(标准晶片级电迁移加速测试)，其中相对大的电流通过金属测试结构。通过该具体测试，期望保持从测试到测试的恒定“失效时间”。晶片级测试的其他类型包括等温(恒定温度)测试和恒定电流测试。不幸的是，执行这些晶片级测试的快速性，结合与焦耳加热关联的温度的不确定性，实际上将测试的有效性限制于实时监控晶片组质量的“抽查”。换言之，由于在晶片级测试中独立控制温度和电流的难度，由这些方法产生的寿命预测(projection)是靠不住的。
与一些传统晶片级测试关联的另一缺点在于用单级金属典型地制造测试结构本身。然而，这样的单级金属结构不代表在产品芯片上存在的实际结构。具体说，它们不合并例如接线柱或通路的级间互连，并因此不适于确定芯片上结构的寿命预测。而且，由于几何效应或材料差异引起的线路的选择性加热，合并接线柱和通路的结构可能遭受附加温度不均匀性。

发明内容
通过一种确定集成电路器件中布线结构的电迁移特性的方法，可克服或减轻现有技术的上述缺点和不足。在本发明的示例实施例中，该方法包括为集成电路器件配置定义的测试结构类型。所定义的测试结构类型还包括安排于半导体衬底的主平面中的第一线路布线，和与该第一线路布线相连的第二线路布线。该第二线路布线安排在与该主平面基本平行的次平面中，该第一和第二线路布线通过它们之间的通路结构相连。确定该第一线路布线和该通路结构的阻抗导热系数，并在所定义的测试结构类型的第一单独测试结构中引入晶片级应力条件。然后，为该第一单独测试结构确定至少一个参数值，该参数值用于预知该集成电路器件中布线结构的寿命预测。
在优选实施例中，在所定义的测试结构类型的第二单独测试结构中引入封装级应力条件。确定该第二单独测试结构的至少一个参数值，并将为该第二单独测试结构确定的该至少一个参数值和为该第一单独测试结构确定的该至少一个参数值进行相关。
在另一个实施例中，所定义的测试结构类型包括安排于半导体衬底的主平面中的第一线路布线。第二线路布线与该第一线路布线相连，该第二线路布线安排在与该主平面基本平行的次平面中。另外，热沉结构位于该第一线路布线附近，该热沉结构能够消散与电流通过该第一线路布线相关的热量。最好是，该第一线路布线包括通过它们之间的拉长段与第二端相连的第一端。该第二线路布线通过金属接线柱或通路孔在所述第一和第二端与该第一线路布线相连。


参考示例附图，其中在一些附图中，用相同的附图标记表示相同的元件图1是示出了根据本发明实施例的一种确定集成电路器件中布线结构的电迁移特性的方法的方框图。
图2是可在图1图示的方法中使用的一种可能测试结构类型的透视图。
图3是图2的测试结构类型的俯视图，附加图示了从外部向那里提供测试电流和从那里感测各种测量参数的馈送结构。
图4是图示了在如图1所示确定阻抗的导热系数中使用的步骤的流程图。
图5是图示了图1所述等温晶片级应力的算法的流程图。
图6是根据本发明另一个实施例的一种确定集成电路器件中布线结构的电迁移特性的新颖测试装置的透视图。
图7是图6所示热沉(heat sink)结构的替换实施例的俯视图。
具体实施例方式
最初参考图1，图示了根据本发明实施例的一种确定集成电路器件中布线结构的电迁移特性的方法10的方框图。在块12开始方法10，配置用于EM测试的测试结构类型。将在封装级应力测试的初始设置中使用该测试结构类型以确定建模参数。封装级应力包括一组一般持续大约48小时的应力。此后，可实现较短的晶片级应力(大约100秒)，从初始封装级测试和从晶片级测试获得的数据被相关，以预知主题IC布线结构的实际寿命预测。
图2示出了在方法10中使用的具体测试结构类型。在该具体实施例中，在半导体衬底102上形成的测试结构100包括布线的第一线路104，其通过位于第一线路104两端的多个金属接线柱108与布线的第二线路106相连。第一线路104由例如铝或铝和铜合金的金属制成，并具有在其第一端112和第二端114之间连接和延伸的拉长段110。具有与其相连的接线柱108的第一和第二端112、114比它们之间的拉长段110宽。另外，在与布线的第二线路106位于的次平面基本平行的主平面中布置布线的第一线路104。
布线的第二线路106最好是例如钨的难熔金属，并用于将该第一线路104与输入测试电流源(未示出)相连。还示出第二线路106形成在绝缘介电层116的顶部，该绝缘介电层116依次形成在硅衬底102上。另一介电层(未示出)还围绕接线柱108并分离金属化层，例如包括第一线路104和第二线路106的层。然而应注意，该第二线路106可替换位于第一线路104上的布线级上。作为EM应力测试中使用的特定测试结构类型的一个例子，0.21μm(微米)宽、300μm长的第一线路104终止于单个钨接线柱108的第一端112和三个钨接线柱108的第二端114。
图3示出了与范例测试结构100结合使用的范例馈送结构140。在该示出的实施例中，在与布线的第二线路106相同的金属化级上形成馈送结构140。第一焊盘连接142从外部电流源(例如电极)接收触点以应用于该测试结构。该第一焊盘连接142依次与从外部电流源(未示出)向该测试结构100提供馈电电流路径的馈线144相连。另外，提供第二焊盘连接146以与测量该测试结构的期望参数的外部测量设备(例如万用表)接触。类似地，读出线148提供第二焊盘连接146与在第一互连焊盘150的布线的第二线路106之间的传导路径。还可看出，该馈线144还通过与第一连接焊盘150直接相连的第二连接焊盘152而耦合到布线的第二线路106。
该馈送结构140还包括与馈线144和第二连接焊盘152关联的热沉(heatsink)154。下面将详细解释，在确定其电迁移性质的过程中，测试结构(或IC的实际布线结构)的总热沉能力很重要。
再次参考图1，一旦配置了该测试结构类型，方法10进行到块14，以确定测试结构100的阻抗导热系数(TCR)或β。将结合晶片级应力的等温类型而使用该TCR的值，这将在下面详细描述。一般来说，TCR用于使给定结构的阻抗改变与温度改变相关。由于该等温应力测试对于该测试结构使用恒定温度(并由于这一般是直接测量测试结构的温度的最直接了当和便宜的方式)，所以使用所测量的阻抗值来确定温度。图4图示了对于测试结构100而确定β的详细过程。
首先，在卡盘(chuck)上设置包含测试结构100的晶片，该卡盘为了较好的温度稳定性，而被设置到最好稍高于室温的初始温度(例如29℃)。在该初始温度，通过向其施加电压和测量得到的电流而测量该测试结构100的初始阻抗。然而，所施加的电压应足够小，从而不在该结构内产生任何显著的焦耳加热。一旦测量了该初始阻抗，则以增加的温度间隔到大约100℃而重复这些步骤。在每一温度间隔，应该给予该晶片足够的时间以稳定在所产生的特定温度上。另外，应该用正和负极性两者中的施加电压测量每一温度的阻抗好几次。
确定每一温度间隔的平均阻抗并然后利用这些数据绘出阻抗/温度曲线。TCR，β由该曲线的斜率确定，并应该非常线性，其中β＝△阻抗/△温度。因此，然后在等温晶片级应力测试中使用所确定的β值以及初始阻抗和温度值。为了确定该测试结构类型的热阻(Rθ)，在该步骤执行的另一测量是温度/功率曲线。与该阻抗/温度曲线类似，由于P＝I2R，所以由该温度/功率曲线的斜率确定该热阻。在该线路的温度与施加到那里的功率之间也存在线性状态。
如图1所示，在已确定了该测试结构类型的TCR(β)和热阻(Rθ)之后，方法10进行到块16，用于单独测试结构的等温晶片级应力。图5概括了该等温应力的优选算法。初始地，检验β和Rθ以了解它们是否代表有效输入。如果是，则然后将该应力电流施加到该测试结构。
由于在确定TCR期间的情况，通过将晶片卡盘的温度提高到大约29℃(在整个应力测试期间，该卡盘温度保持)、并向那里施加低(不加热)电压，可确定将被加应力的特定结构的初始阻抗R0。与TCR一起使用该初始阻抗R0的值(在初始结构温度所测量)，以通过测量的阻抗间接监控该结构温度。
由于该等温类型晶片级应力的本质，为该应力选择目标结构温度TTARGET。为了通过焦耳加热将该结构加热到TTARGET，对初始电流I0作出精确的估计(利用欧姆定律，TCR、R0和TTARGET)。然后，以相对等温的步长缓慢增加或“斜升”所施加的电流直至达到TTARGET。这样做是为了避免温度过冲及因此的结构过应力。每一连续电流倾斜步长之间的示例时间间隔是大约140ms。
一旦所施加应力电流值提高到I0(并且该结构的实际焦耳温度大概等于TTARGET)，则监控该结构的阻抗，并如果检测到改变，则将来自那里的结果引入反馈路径以调节所施加的电流。该反馈路径通过更新电流、测量阻抗、以及计算温度、△T、dT/dI、和下一电流值而特征化TTARGET。电流的每一改变跟随大约250ms的等待时间，以解决小温度漂移，否则这将导致系统中过度校正和不稳定。
该等温应力继续直至达到退出标准，例如结构阻抗的预定偏移或结构失效。在该实施例中，在阻抗的100％改变处设置退出标准。也可建立最大测试时间以退出该循环。在等温应力的结尾，记录失效时间以及阻抗的特定改变和具体失效模式(例如增加的阻抗、开路等)。关于等温晶片级应力测试的其他细节可以在Comparison of Isothermal，Constant Current and SWEAT WaferLevel EM Testing Methods(等温、恒定电流和SWEAT晶片级EM测试方法的比较)，Tom C.Lee等(IRPS Proceedings，2001，p.172-183)中发现，通过引用将其合并于此。
再一次返回到图1，在等温应力测试之后，方法10最后进行到块18，用于从将晶片级应力测试中获得的数据与从封装级应力测试中获得的数据进行相关。而且，使用该封装级应力测试以获得EM建模参数，并用比晶片级应力测试更长的时间周期、以提高的温度完成该封装级应力测试。可施加到图2的测试结构100的两组范例封装级应力条件包括(1)大约200℃的温度和大约23.3mA/μm2的电流密度；和(2)大约250℃的温度和大约17.8mA/μm2的电流密度。
广泛而言，根据Black等式，该封装级应力测试考虑动力学参数的计算，即激活能(△H)和电流密度指数(n)τ＝A/Jne△H/kT；其中τ是测试结构失效的时间；A是布莱克(Black)常数；J是施加的电流密度；k是玻尔兹曼(Boltzmann)常数；和T是温度。
确定等温晶片级测试的动力学参数稍微有点困难，因为在该类测试中，温度和施加的电流不独立改变。然而，可通过确定In[(τ50)(Jn)]比1/kT的图(来源于Black等式)的斜率来可靠获得晶片级测试的激活能(△H)，其中τ50代表对于晶片级应力结构的给定种群分布的失效中值时间。在这样的图中，可从封装级测试得到n的值。可在Comparison of Via/Line Package Level Vs.Wafer Level Results(通路/线路封装级与晶片级结果的比较)，Deborah Tibel，etal.，(IRPS Proceedings，2001，p.194-199)中发现确定晶片级测试的△H的其他信息，通过引用将其合并于此。
在获得封装级和晶片级测试的动力学参数之后，确定这两种测试之间的加速因数以预知该测试结构的寿命预测。首先，通过简单地从封装级和晶片级测试中得到对数正态τ50的比率值，而计算实验加速因数(AFexperimental)AFexperimental＝τ50 Pkg/τ50 Waf然后，计算的加速因数(AFcalculated)是计算的热加速(Tacc)和计算的电流密度加速(JaccCalc)的乘积，其中JaccCalc＝(js Waf/js Pkg)n；Jacc experimental＝AFcalc/Tacc；Tacc＝exp{(△H/k)[1/TsPkg-1/TsWaf]}实验和计算的加速因数之间的比较已揭示了它们之间的良好匹配。即使由测试结构的焦耳加热实现该晶片级测试的应力条件，在所计算的加速因数(Tacc和JaccCalc)中的分量也似乎是可分离的。和正常应力情形对比，该电流密度是从封装级测试到晶片级测试的总加速的两个促进者中的较大者。
通过应用到测试结构100(和下面的馈送结构140)的前述方法10的实现，可在完成大约48小时的初始电迁移应力之后，在大约100秒时间内预测电迁移寿命。从而，只要为了相关目的而完成封装级测试的初始设置，则可将更快的晶片级测试不止用于好组/坏组的确定。
尽管在上面描述了封装级测试和等温晶片级测试之间的相关方法，但可通过分析测试结构中的具体失效位置而获得EM失效机制的其他有用信息。该晶片级测试的物理失效模式不同于封装级测试的模式。已发现，如果施加的应力电流不低于某一电平，则电迁移损害(即孔隙形成)趋向出现在传统测试结构的更加靠近中心的部分(如图2所示)。应相信由该线路的中心部分的过分加热而导致该现象，从而在接线柱与该线路的中间部分之间产生热梯度。因此，由于在较高和较低温度区域的铝扩散率的差异，孔隙将在热梯度和绝对温度的结合效应产生最大原子通量分散的位置成核。
具体地，已发现对于图2中描绘的结构和图3的下面的馈送结构，产生超过大约220℃的温度的电流将引起远离接线柱和朝向拉长段的中心部分而形成孔隙。另一方面，产生低于大约220℃的线路温度的电流趋向引起挨着该接线柱的孔隙成核。还应相信，在低于大约220℃的温度下，给定下面馈送结构的有限热沉能力，则钨接线柱材料变得比铝线路热，因为其高阻抗和由此导致的更大局部焦耳加热。从某一程度说，该加热还由该接线柱下面的布线的第二线路的导热性控制。例如，布线的第二线路的宽度越大，则其下面的衬底的导热性越大。所以显而易见，电介质厚度或类型的改变、下面的钨连接的宽度或所使用通路的数目的每一个都影响该线路端部的温度。
因此，图6图示了根据本发明另一个实施例的确定集成电路器件中布线结构的电迁移特性的改善了的测试装置200。为了便于描述，不同附图中的相同附图标记表示相同元件。
除了由接线柱连接的前述布线的第一和第二线路之外，测试装置200还包括热沉结构120，能消散与经由布线的第一线路104的电流通过相关的热量。在一个实施例中，由金属焊盘，最好是钨，制成该热沉结构120。而且，在该示出的实施例中，该热沉结构120位于布线的第一线路的拉长段110下面，处于与布线的第二线路相同的金属化级。然而，该热沉结构120可替换地位于靠近该拉长段110的任何地方，并可具有几种形状和配置。
可选地，该热沉结构120可通过经由介电层116形成的一系列通路或接线柱122而与硅衬底102直接热耦合。然而应注意，该热沉结构120与第二线路106电绝缘。除了位于布线的第一线路104的拉长段110下面，该热沉结构120可替换地位于布线上一级的拉长段110的上面。另一个替换实施例是在第一线路104的上面和下面，在连续金属层上具有热沉结构阵列。在这样的配置中，每一单独热沉结构可进一步通过金属接线柱108而彼此连接(一级挨一级)。
现在参考图7，示出了热沉结构120的另一个可能实施例的俯视图。代替单一金属板，热沉结构120可包括延伸到第一线路104下面(或上面)的一系列金属带130。如图所示，所述带130一般与拉长段110的轴垂直延伸，然而也预期关于拉长段110的带130的平行配置。而且，为了达到期望的热分布图，所述带可彼此均匀隔开，或它们可不均匀隔开(如图6所示)。
最后，也可例如通过形成具有与拉长段110的宽度大致相等的宽度的第一和第二端112、114，而调节第一线路104的热分布图。另外，接线柱108可相对于与第一和第二端112、114的连接而位于中间。或者，可替换地，接线柱可相对于第一和第二端112和114的边缘以交错图案或重叠方式安置，使得接线柱的一部分接触第一线路104，而另一部分接触绝缘层(未示出)。
由此配置的一个或多个热沉结构可用于改变上述测试结构类型中另外存在的热梯度。这样做，可在晶片级和封装级测试的失效模式之间改善相关性。最后，更快、更高的应力测试不仅可用于单独批质量确定，而且可用于先前利用更长持续应力条件而执行的寿命预测。
权利要求
1.一种用于确定集成电路器件中布线结构的电迁移特性的测试装置，该装置包括第一线路布线(104)，安排于半导体衬底(102)的主平面中；与所述第一线路布线相连的第二线路布线(106)，所述第二线路布线安排在与所述主平面基本平行的次平面中；和热沉结构(120)，位于所述第一线路布线附近，所述热沉结构能够消散与电流通过所述第一线路布线相关的热量。
2.根据权利要求1的测试装置，其中所述第一线路布线(104)还包括通过它们之间的拉长段(110)与第二端(114)相连的第一端(112)；所述第一端和所述第二端的每一个具有与其相关宽度，所述宽度大于所述拉长段的宽度。
3.根据权利要求1或2的测试装置，其中所述第二线路布线(106)通过金属接线柱(108)在所述第一和第二端(112，114)与所述第一线路布线(104)相连。
4.根据权利要求1到3中的任一个的测试装置，其中所述热沉结构(120)还包括金属板(120)，所述金属板安排在所述第一线路布线(104)和所述半导体衬底(102)之间。
5.根据权利要求4的测试装置，其中所述金属板(120)通过多个金属接线柱(122)与所述衬底(102)相连。
6.根据权利要求1-3中的任一个的测试装置，其中所述热沉结构(120)还包括金属线路阵列(130)，所述金属线路阵列安排在所述第一线路布线(104)和所述半导体衬底(102)之间。
7.一种半导体器件，包括在半导体衬底上形成的集成电路；和根据权利要求1到6中的任一个的测试装置。
8.一种用于利用根据权利要求1-6中的任一个的测试装置(200)确定集成电路器件中布线结构的电迁移特性的方法，该方法包括配置(12)测试装置(200)；确定(14)所述第一线路布线(104)和所述通路结构(108)中的阻抗的导热系数、所述测试装置的阻抗特性的所述导热系数；在所述定义的测试结构类型的第一单独测试结构中引入(16)晶片级应力条件，所述晶片级应力条件包括在第一时间周期施加的电应力；和确定(18)所述第一单独测试结构的至少一个参数值，所述第一单独测试结构的所述至少一个参数值用于预测该集成电路器件中布线结构的寿命预测。
9.根据权利要求8的方法，还包括在第二单独测试装置(200)中引入封装级应力条件，所述封装级应力条件包括在第二时间周期施加的电应力，所述第二时间周期大于所述第一时间周期；确定所述第二单独测试结构的至少一个参数值；和将对所述第二单独测试结构确定的所述至少一个参数值与对所述第一单独测试结构确定的所述至少一个参数值进行相关。
10.根据权利要求9的方法，其中根据等式τ＝A/JneΔH/kT，对所述第一和第二单独测试结构确定的所述至少一个参数值包括激活能(ΔH)和电流密度指数(n)；其中τ是测试结构失效的时间；A是布莱克常数；J是施加的电流密度；k是玻尔兹曼常数；和T是温度。
全文摘要
一种用于确定布线结构的电迁移特性的方法，最好包括使用定义的测试结构(100，200)。该测试结构包括安排于半导体衬底(102)的主平面中的第一线路布线(104)和通过通路(108)与该第一线路相连的第二布线线路(104)。确定该第一线路和该通路的阻抗导热系数，并将晶片级应力条件引入(16)该测试结构中。为该第一测试结构确定的至少一个参数值用于预知该集成电路器件中布线结构的寿命预测(18)。
文档编号H01L21/66GK1568430SQ02820276
公开日2005年1月19日 申请日期2002年10月11日 优先权日2001年10月26日
发明者小罗纳德·G·菲利皮, 阿尔文·W·斯特朗, 蒂莫西·D·沙利文, 德博拉·泰比尔, 迈克尔·鲁普里奇特, 卡罗尔·格雷斯 申请人:国际商业机器公司, 因菲尼奥恩技术北美公司