专利名称：制备场效应晶体管横向沟道的方法及场效应晶体管的制作方法
技术领域：
本发明涉及半导体晶体管，更具体地，涉及包括导电沟道和晶体管的源/漏和本体(体)之间的异质结的金属绝缘体半导体场效应晶体管(MISFET)，导电沟道在电流流动方向上没有异质阻挡层。
背景技术：
缩小硅MOSFET的比例已变成半导体产业中的一个主要挑战。随着器件尺寸缩小到纳米范围，传统的技术已不能减小某些不希望的物理效应。例如，防穿通(APT)或晕轮注入(halo implantation)用于减小短沟道效应(SCE)。然而，由于随温度扩散增强，因此很难获得陡峭的掺杂分布(profiles)，这些重掺杂的沟道或袋形(pocket)注入区域增加了结电容和带间遂穿。在S.Thompson等人的“MOSscalingtransistor challenges for the 21stcentury，”Intel TechnologyJournal，Q3，1998中显示对于给定的技术，沟道工程仅降低了～10％的电路栅极延迟，栅氧化物和源/漏(S/D)结深度已按比例缩小，但不能一代接一代地按比例缩小沟道长度。
采用带隙工程，在器件设计中提供了重要的自由度。通过分子束外延(MBE)、各种类型的化学气相淀积(CVD)和/或离子注入生长高质量的拉伸应变的Si/SiGe和压缩应变的SiGe/Si异质结构使得能够将带隙工程的概念引入到成熟的硅技术内。
带隙工程已用于实现各种类型的异质结场效应晶体管(HFET)。最广泛研究的是调制掺杂的场效应晶体管(MODFET)，其中量子阱用于约束轻掺杂半导体中的载流子(参见K.Ismail，“Si/SiGeHigh-Speed Field-Effect Transistors”，IEDM，Tech.Dig.，509-512页，1995)。由于杂质散射降低、埋置的沟道中表面粗糙度散射降低以及应变引入的迁移率增强(如果有的话)，根据使用的异质材料系统，可以获得较高的载流子迁移率。源自相同的概念，现已提出并研究了各种类型的异质结构CMOS器件(参见，M.A.Armstong等人“Designof Si/SiGe Heterojunction Complementary Metal-OxideSemiconductor Transistors”，IEDM Tech.Dig.，761-764页，1995；S.Imai等人“Si-SiGe Semiconductor Device and Method ofFabricating the same”，U.S.专利No.5,847,419；以及M.Kubo等人“Method of Forming HCMOS Devices with aSilicon-Germanium-Carbon compound Semiconductor Layer”，U.S.专利No.6,190,975，Feb.20，2001)。这些器件的优点为迁移率较高，因此驱动电流高并且速度高。然而，这些平面器件中存在两个突出问题按比例缩小器件以及控制短沟道效应。
对于短沟道效应，除了超陡峭的倒转(retrograded)的沟道分布和超浅源/漏结之外，绝缘体上硅(SOI)已用于控制短沟道效应。然而，仅靠SOI不能完全除去短沟道效应，而且，SOI的固有问题是浮体效应。减小短沟道效应的另一方式是在源/体结形成内建的能量势垒，特别是势垒高度不取决于施加的偏压的势垒。在这种情况下，异质结提供的带偏移量非常合适。S.Hareland等人在“New structuralapproach for reducing punchthrough current in deep submicrometerMOSFETs and extending MOSFET scaling”，IEEE ElectronicsLetters，vol.29，no.21，1894-1896页，1993年10月以及X.D.Chen等人在“Vertical P-MOSFETS with heterojunction between source/drainand channel，”Device Research Conference，Denver，2000年6月中提出并研究了异质结MOSFET(HJMOSFET)。
近来，Q.Ouyang等人在U.S.专利No.6319799中已提出了横向高迁移率p沟道异质结晶体管(HMHJT)。Q.Ouyang等人在“A NovelSi/SiGe Heterojunction pMOSFET with Reduced Short-ChannelEffects and Enhanced Drive Current，”IEEE Transactions onElectron Devices，47(10)，2000中进行了详细的模拟研究。为了实现使用这种pMISFET的互补的MISFET，需要相当的高性能nMISFET。在本发明中，提出了横向高性能的异质结nMISFET并且说明了两个实施例。给出了用于互补MOSFET的两个实施例。还描述了它的制造方法。
U.S.专利No.5,285,088描述了“High Electron MobilityTransistor”。该器件具有用于源/漏电极的、由多晶(poly)SiGe层和多晶Si层组成的一对半导体层，以形成在有源区上部分伸出的“悬臂形”。在此情形下，源/漏和栅极自对准。然而，它是平面结构并且仍然受短沟道效应困扰。
发明内容
本发明的目的是提供一种具有极好性能和缩放性的器件。通过使用2维带隙工程，可以避免常规的Si技术中的折衷，并且可以独立地优化驱动电流和漏电流。因此，可以同时获得很高的驱动电流和优良的截止特性。而且，在这种器件中，对短沟道效应的抑制还允许MOSFET技术的连续且更积极的缩放。
本发明用多种实施例介绍了具有这些优点的横向n沟道和互补MISFET结构。本发明的另一方面是用于这种器件的工艺集成方案。在本发明中介绍的器件在晶体管的源和本体之间具有至少一个异质势垒，然而，在沿电流流动方向的沟道中没有异质势垒。由于源结处的异质势垒，显著地减小了漏引入的势垒降低，因此，减少了亚阈值波动和截止状态的漏电。同时，由于在沟道中没有异质势垒，因此驱动电流基本上不受量子机制的隧穿限制。因此，采用这些器件，可以获得很高的开/关比。在高速、低漏电流和低功率的应用中，例如DRAM、膝上电脑以及无线通信的应用中，这些器件极佳。
具有合适带偏移量的任何异质材料系统可以用于实现本器件概念，如基于硅的或III-V材料系统。由于硅技术最成熟，因此硅基材料最经济可行并且具有吸引力。存在着两种类型的在nMISFET中具有电子的适当带偏移量的Si基异质结构。一种是弛豫(relaxed)的SiGe缓冲层上拉伸应变的Si或SiGe，另一种是Si上拉伸应变的Si1-x-yGexCy。另一方面，为了形成互补的MISFET，硅上压缩应变的SiGe或SiGeC可以用于pMISFET，因为它具有空穴的适当带偏移量。对每种材料系统，沟道可以是表面沟道或埋置的量子阱沟道，器件可以建立在多种衬底上，例如体硅、绝缘体上硅、绝缘体上SiGe或蓝宝石衬底上的硅。
在本发明中，描述了横向n沟道晶体管的三个实施例。然后还描述了横向CMOS的两个实施例。也描述了制造方法。
当结合附图阅读而考虑下面对本发明的详细说明时，本发明的这些和其它特点、目的和优点将显而易见，其中图1是立方Si上压缩应变的SiGe或SiGe(C)的能带图。
图2是立方Si上拉伸应变的能带图。
图3是弛豫的SiGe缓冲层上拉伸应变的Si的能带图。
图4是根据本发明的第一实施例横向拉伸应变的Si表面沟道nMOSFET的剖面示意图。
图5是根据本发明的第二实施例在源/漏区中具有拉伸应变的SiC的横向表面沟道nMOSFET的剖面示意图。
图6是具有nMOSFET的拉伸应变的SiC源/漏和p MOSFET的压缩应变的Si1-x-yGexCy源/漏的横向CMOS的剖面示意图。
图7是具有nMOSFET的拉伸应变的Si1-yCy源/漏和p MOSFET的压缩应变的Si1-x-yGexCy源/漏的横向CMOS的剖面示意图。
具体实施例方式
碳、硅和锗的晶格间距分别为3.567、5.431以及5.646。双向拉伸应变存在于弛豫的Si上的假晶(pseudomorph)SiC中，或者在弛豫的SiGe或Ge衬底上的假晶Si中。双向拉伸应变意味着在生长平面(表面)中较大的晶格间距以及在假晶材料的生长方向(垂直于表面)中较小的晶格间距。另一方面，压缩双向应变存在于弛豫的Si上的假晶SiGe中，或者在弛豫的Si上的假晶SiGe中，或者在弛豫的SiGe上假晶Ge中。压缩双向应变变意味着在生长平面(表面)中较小的晶格间距以及假晶材料的生长方向(垂直于表面)中较大的晶格间距。将少量的碳(＜1％)添加到弛豫的Si上的压缩应变的SiGe内可以补偿并减少SiGe中的应变。应变改变了应变材料的带结构。因此，应变会影响能带偏移量、有效质量以及态密度。参考附图，图1分别通过曲线2和3示出了硅上压缩应变的SiGe的导带和价带。空穴限制在具有高空穴迁移率的压缩应变的SiGe(C)中，该材料系统适合于pMOSFET。
图2分别通过曲线4和5示出了弛豫的Si缓冲层上拉伸应变的Si1-yCy的导带和价带。此时，电子限制在可能具有高电子迁移率的拉伸应变的Si1-yCy中该材料系统适合于nMOSFET。而且，图3分别通过曲线6和7示出了弛豫的硅锗上拉伸应变的硅的导带和价带。电子限制在具有高电子迁移率的拉伸应变的硅中，该材料系统适合于nMOSFET。采用这三个材料系统，沟道可以是表面沟道或埋置量子阱沟道。在图1-3中，纵坐标表示能量，横坐标表示深度。
用于SiGe基横向nMOSFET 78的第一实施例的剖面示意图显示在图4中。该器件具有以下结构特性1)漏为n+型拉伸应变的硅82；2)本体为p型弛豫的SiGe81，掺杂水平被调节到获得需要的阈值电压；3)源为n+型拉伸应变的硅83；4)沟道为拉伸应变的Si 84，沿箭头93显示的电流流动方向没有异质势垒。沟道在界面805处与本体81形成异质结，起到提供图3所示的带偏移以将电子限制在Si沟道84中的作用。沟道通常由下面的层自动掺杂。由此，本体81上面的沟道区为自动掺杂的p型，而源83和漏82上的沟道区为掺杂的n型。存在其它的方式在沟道层和源/漏中提供需要的掺杂；5)应变的Si/SiGe异质结形成在界面800处的源和本体之间，优选地，与源/本体冶金(metallurgical)p/n结对准。该异质结起到阻挡电子进入本体81的作用，因此能将截止状态的电流降低几个数量级。而且，异质结中的应变越高，能量势垒变得越高，此时当器件截止时，甚至可以进一步降低由源到本体然后到漏的漏电流；6)应变的Si/SiGe异质结形成在界面810处的漏和本体之间，优选地，与漏/本体冶金p/n结对准；7)栅为与整个应变的硅沟道84以及部分源83和漏82重叠的导电层86，绝缘体85在导电层86和沟道84之间；8)源电极、栅电极和漏电极90、91、92分别耦连到源82、栅86以及漏82；9)由绝缘层89提供器件隔离；10)缓冲层94提供了用于层81的弛豫的SiGe晶格模板(template)。层80可以是体硅、SOI衬底、体Ge、绝缘体上锗、绝缘体上SiGe或蓝宝石上硅。
11)绝缘层87保护了栅叠层85和86。
12)绝缘层88可以与层89结合成一体。
除了使用弛豫的SiGe作为假(virtual)衬底以产生拉伸应变的Si层之外，硅上拉伸应变的SiC同样可以用于nMOSFET。这种硅基横向nMOSFET 112的第二实施例的剖面示意图显示在图5中。该器件具有以下结构特点1)漏为n+型拉伸应变的SiC32；2)本体为p型硅31，掺杂水平被调节到获得需要的阈值电压；3)源为n+型拉伸应变的SiC33；4)沟道为硅或拉伸应变的SiC32，沿电流流动方向没有异质势垒；5)应变的SiC/Si异质结形成在界面820处的源和本体之间，优选地，与源/本体冶金p/n结对准；
6)应变的SiC/Si异质结形成在界面830处的漏和本体之间，优选地，与漏/本体冶金p/n结对准；7)栅为与整个沟道34以及部分源33和漏32重叠的导电层36，绝缘体35在导电层36和沟道34之间；8)源电极、栅电极和漏电极40、41、42分别耦连到源33、栅36以及漏32；9)由绝缘层39提供器件隔离；10)层30可以为体硅或SOI衬底。
11)绝缘层37保护栅叠层35和36。
12)绝缘层38可以与层39结合成一体。
图6示出了横向CMOS反相器282的一个实施例，该反相器为横向对称的nMOSFET 112和横向对称的pMOSFE 280的组合。器件隔离由绝缘区39和50提供。nMOSFET 112具有拉伸应变的SiC源/漏32、33以及硅或应变的SiC沟道34；而pMOSFE 280具有压缩应变的SiGeC源/漏132、133以及硅或应变的SiGeC沟道134。栅极绝缘体35和135可以是氧化物、氮氧化物、其它的高介电常数介质或它们的组合物。栅电极36、136可以是具有中带隙功函数的相同种类金属，或者对于nMOSFET是n型多晶硅或多晶SiGe并且对于pMOSFET是p型多晶硅或多晶SiGe。
图7示出了横向CMOS反相器382的第二实施例，除了nMOSFET 312之外与图6的相同。此时，nMOSFET 312使用了拉伸应变的硅源/漏532、533以及拉伸应变的硅沟道534。栅绝缘体35和135可以是氧化物、氮氧化物或其它高介电常数介质或它们的组合物。栅电极36、136可以是中带隙功函数的相同种类金属，或者对于nMOS是n型多晶硅或多晶SiGe并且对于pMOS是p型多晶硅或多晶SiGe。
根据优选实施例，本发明还包括用于横向异质结nMISFET的工艺集成方案a)在硅、弛豫的体SiGe、SOI、SGOI或GOI衬底上定义有源区并形成阱；
b)用介质的叠层作为优选用于选择性处理的掩模进一步定义并形成栅区；c)蚀刻开口形成凹入的源和漏，凹入的源和漏与所述栅极叠层自对准；d)优选进行选择性的外延生长，采用或不采用原位掺杂形成拉伸或压缩应变的源/漏区；e)如果需要除去所述栅叠层并平面化；f)外延生长沟道层，在阱区和源/漏区上以均匀的方式形成帽盖层(如果埋置沟道器件需要)；g)生长或淀积栅绝缘层，可以是氧化物、氮氧化物或其它高介电常数介质、单独或它们的组合物；h)生长或淀积栅电极层；可以是多晶硅、多晶SiGe或金属；i)构图并形成栅；j)如果不是原位掺杂源、漏，那么进行离子注入和退火；k)淀积场氧化物；l)开出用于接触的开口；m)使源/漏和栅硅化；n)金属化和金属烧结。
应该注意在附图中，类似的元件或部件用类似和对应的参考数字表示。
虽然描述和说明了含有高迁移率沟道和优选与源和/或漏结重合的异质结的横向半导体器件，但是对于本领域中的技术人员来说显然可以不背离仅由权利要求的范围限定的本发明的宽范围而进行修改和变化。
权利要求
1.一种制备场效应晶体管横向应变的硅沟道的方法，包括以下步骤提供具有第一弛豫的Si1-zGez外延区的衬底并将所述第一区掺杂为p型，在所述第一弛豫的Si1-zGez区中形成分隔开的第二和第三应变的硅区，将所述第二和第三应变的硅区掺杂为n型并达到大于1×1019原子/cm3的浓度水平，以及在位于所述第二和第三应变的硅区之间的所述第一弛豫的Si1-zGez区上形成第四应变的硅区。
2.根据权利要求1的方法，还包括以下步骤在上述第四应变的硅区上形成栅介质区；以及在所述栅介质区上形成栅导电区。
3.根据权利要求2的方法，还包括形成包括所述栅介质区和所述栅导电区的栅叠层的步骤，栅叠层与所述第二和第三应变的硅区之间的所述第一弛豫的Si1-zGez区重叠。
4.根据权利要求3的方法，其中包括所述栅介质区和所述栅导电区的所述栅叠层相对于所述第二和第三隔开的应变的硅区自对准。
5.根据权利要求1的方法，其中在提供第一弛豫的Si1-zGez外延区的所述步骤之前，进行形成第五Si1-xGex外延区的步骤。
6.根据权利要求5的方法，其中形成所述第五Si1-xGex外延区使其具有选自由线性缓变的锗含量x、阶变的锗含量x以及均匀的含量x构成的组中的一种锗分布含量。
7.根据权利要求1的方法，其中通过选自由离子注入然后退火和原位掺杂组成的组中的一种工艺将所述第一弛豫的Si1-zGez外延区掺杂成p型。
8.根据权利要求1的方法，其中所述第二和第三应变的硅区相对于所述第一Si1-zGez区产生应变，并通过选自由离子注入和原位掺杂组成的组中的一种工艺掺杂成n型。
9.根据权利要求2的方法，其中所述栅介质区选自由氧化物、氮化物、硅的氮氧化物、以及Hf、Al、Zr、La、Y、Ta的氧化物和硅酸盐单独或组合组成的组。
10.根据权利要求2的方法，其中介质区覆盖所述栅导电区，由所述栅导电区与所述栅介质区形成的侧壁选自由氧化物、氮化物、氮氧化物、以及介电常数低于4的介质材料构成的组。
11.根据权利要求2的方法，其中所述栅导电区选自由金属、金属硅化物、掺杂的多晶硅或掺杂的多晶SiGe构成的组。
12.根据权利要求1的方法，其中所述第四应变的硅区在与所述第二和第三n型应变的硅区(82和83)相邻的区域中被自动掺杂为n型，在与所述第一p型外延区Si1-zGez相邻的区域中被自动掺杂为p型。
13.根据权利要求1的方法，其中在化学机械抛光所述第一p型外延区Si1-zGez的上表面之后生长所述第四应变的硅层。
14.一种制备场效应晶体管横向沟道的方法，包括以下步骤提供具有掺杂为p型的单晶硅区(31)的衬底；在所述p型硅层(31)内形成分隔开的应变Si1-yCy外延区(32和33)，将所述应变Si1-yCy区(32和33)掺杂为n型并达到大于1×1019cm-3的浓度水平，以及在所述n型应变Si1-yCy外延区(32和33)和位于两者之间的p型硅(31)上形成硅区(34)。
15.根据权利要求14的方法，还包括以下步骤在所述硅区(34)上形成栅介质区(35)，以及在上述栅介质层(35)上形成导电区(36)。
16.根据权利要求14的方法，还包括形成包括所述介质层(35)和所述导电区(36)的栅叠层(888)的步骤，栅叠层与所述应变Si1-yCy区(32和33)之间的所述硅(31)重叠。
17.根据权利要求16的方法，还包括以下步骤在所述栅叠层(888)上面和上方形成覆盖介质层(37)，在所述栅叠层(888’)的侧壁上形成介质层(38)，在整个结构上形成覆盖介质层(39)，穿过上述覆盖介质层(39)形成导电过孔(40)，以接触该n型区(33)顶部上的区域中的所述硅区(34)，穿过上述覆盖介质层(39)形成导电过孔(42)，以接触所述n型区(32)顶部上的区域中的所述硅区(34)，以及穿过上述覆盖介质层(39)形成导电过孔(41)，以接触所述栅叠层顶部上的所述导电区域(36)。
18.根据权利要求14的方法，其中通过选自由CVD、MBE、以及将碳注入到硅内然后再结晶构成的组中的一种工艺形成所述应变的Si1-yCy层(32和33)。
19.根据权利要求14的方法，其中通过选自由离子注入然后退火、以及在采用CVD或MBE的外延生长期间原位掺杂构成的组中的一种工艺将所述硅区(31)掺杂成p型。
20.根据权利要求15的方法，其中所述栅介质区(35)选自由氧化物、氮化物、硅的氮氧化物、以及Hf、Al、Zr、La、Y、Ta的氧化物和硅酸盐单独或组合构成的组。
21.根据权利要求17的方法，其中所述栅介质区(37)选自由氧化物、氮化物、硅的氮氧化物、以及Hf、Al、Zr、La、Y、Ta的氧化物和硅酸盐单独或组合构成的组。
22.根据权利要求14的方法，其中通过选自由离子注入然后退火、以及在CVD或MBE的外延生长期间原位掺杂构成的组中的一种工艺将所述应变的Si1-yCy区(32和33)掺杂为n型。
23.根据权利要求17的方法，其中所述介质区(38)选自由氧化物、氮化物、氮氧化物、以及介电常数低于4的介质材料构成的组。
24.根据权利要求15的方法，其中所述导电区(36)选自由金属、金属硅化物、掺杂的多晶硅或掺杂的多晶SiGe构成的组。
25.根据权利要求14的方法，其中在退火之后所述硅区(34)在与n型应变的Si1-yCy区(32和33)相邻的区域中被自动掺杂为n型，在与所述p型硅区(31)相邻的区域中被自动掺杂为p型。
26.根据权利要求14的方法，其中通过选自由快速热退火、炉退火以及激光退火构成的组中的一种工艺进行所述硅区(34)中的自动掺杂和所述掺杂区中所述掺杂剂的激活。
27.根据权利要求14的方法，其中通过选自由浅沟槽隔离和硅的局部氧化构成的组中的一种工艺形成介质区(50)。
28.根据权利要求14的方法，其中在化学机械抛光的步骤之后形成所述硅区(34)。
29.一种制备由横向沟道场效应晶体管构成的反相器的方法，包括以下步骤形成第一晶体管，包括以下步骤在第一单晶衬底(30)上形成硅层(31)，将所述硅层(31)掺杂为p型，在所述p型硅层(31)上形成应变的Si1-yCy外延区(32和33)，将上述应变的Si1-yCy层(32和33)掺杂为n型并达到大于1E19cm-3的浓度水平，在上述的n型应变的Si1-yCy外延层(32和33)以及p型硅(31)上形成薄硅层(34)，形成介质层(50)作为器件隔离，在上述硅层(34)上形成薄介质层(35)，在上述介质层(35)上形成导电层(36)，形成包括上述介质层(35)和导电层(36)的栅叠层(888)，栅叠层(888)与硅(31)以及应变的Si1-yCy(32，33)的一部分重叠，在栅叠层(888)上面和上方形成覆盖介质层(37)，在栅叠层(888)的侧壁上形成介质层(38)，形成第二晶体管，包括以下步骤在第一单晶衬底(30)上形成硅层(131)，将所述硅层(131)掺杂为n型，在所述p型硅层(31)上形成压缩应变的Si1-xGex外延区(132和133)，将上述应变的Si1-xGex层(132和133)掺杂为p型并达到大于1E19cm-3的浓度水平，在上述的p型应变的Si1-xGex外延层(132和133)以及n型硅(131)上形成薄硅或压缩应变的Si1-wGew层(134)，在上述的层(134)上形成薄介质层(135)，以及在上述的介质层(135)上形成导电层(136)，形成包括上述介质层(135)和导电层(136)的栅叠层，栅叠层与硅(131)以及区(132，133)的一部分重叠。
30.根据权利要求29的方法，还包括以下步骤在栅叠层(666)上面和上方形成覆盖介质层(137)，在栅叠层(666’)的侧壁上形成介质层(138)，在整个结构上形成覆盖介质层(39)，穿过上述覆盖介质层(39)形成导电层(40)，接触n型(33)的顶部上的区域中的硅层(34)，穿过上述覆盖介质层(39)形成导电层(42)，接触n型(32)的顶部上的区域中的硅层(34)，穿过上述覆盖介质层(39和37)形成导电层(41)，接触栅叠层(888)顶部上的导电层(36)，穿过上述覆盖介质层(39)形成导电层(142)，接触n型层(133)顶部上的区域中的层(134)，穿过上述覆盖介质层(39)形成导电层(140)，接触n型层(132)顶部上的区域中的层(134)，穿过上述覆盖介质层(39和137)形成导电层(141)，接触栅叠层(666)顶部上的导电层(136)，以及在区域(31和131)之间的层(30或30’)上形成介质区(50)，作为器件隔离。
31.根据权利要求29的方法，其中衬底(30)可以是体硅或SOI。
32.根据权利要求29的方法，其中在形成所述第一晶体管的所述步骤之前进行形成所述第二晶体管的步骤。
33.根据权利要求29的方法，其中在形成硅层(134)之前，进行化学机械抛光。
34.根据权利要求29的方法，其中在化学机械抛光的步骤之后生长层(134)。
35.一种制备由横向沟道场效应晶体管构成的反相器的方法，包括以下步骤形成第一晶体管，包括以下步骤在第一单晶衬底(30)上形成弛豫的SiGe层(531)，将所述SiGe层(531)掺杂为p型，在所述p型SiGe层(531)上形成应变的硅外延区(532和533)，将以上应变的硅层(532，533)掺杂为n型并达到大于1E19cm-3的浓度水平，在上述的n型应变的硅外延层(532和533)以及p型SiGe(531)上形成薄应变硅层(534)，形成介质层(50)作为器件隔离，在上述硅层(534)上形成薄介质层(35)，在上述介质层(35)上形成导电层(36)，形成包括上述介质层(35)和导电层(36)的栅叠层(888)，栅叠层(888)与SiGe(531)以及应变的硅区(532，533)的一部分重叠，在栅叠层(888)上和之上形成覆盖介质层(37)，在栅叠层(888’)的侧壁上形成介质层(38)，形成第二晶体管，包括以下步骤在第一单晶衬底(30)上形成硅层(131)，将所述硅层(131)掺杂为n型，在所述p型硅层(131)上形成压缩应变的Si1-xGex外延区(132和133)，将上述应变的Si1-xGex层(132和133)掺杂为p型并达到大于1E19cm-3的浓度水平，在上述的p型应变的Si1-xGex层(132和133)以及n型硅(131)上形成薄硅或压缩应变的Si1-wGew层(134)，在上述的层(134)上形成薄介质层(135)，以及在上述的介质层(135)上形成导电层(136)，形成包括上述介质层(135)和导电层(136)的栅叠层，栅叠层与硅(131)以及区(132，133)的一部分重叠。
36.根据权利要求35的方法，还包括以下步骤在栅叠层(666)上面和上方形成覆盖介质层(137)，在栅叠层(666’)的侧壁上形成介质层(138)，在整个结构上形成覆盖介质层(39)，穿过上述覆盖介质层(39)形成导电层(40)，接触n型533的顶部上的区域中的硅层(534)，穿过上述覆盖介质层(39)形成导电层(42)，接触n型532的顶部上的区域中的硅层(534)，穿过上述覆盖介质层(39和37)形成导电层(41)，接触栅叠层(888)顶部上的导电层(36)，穿过上述覆盖介质层(39)形成导电层(142)，接触n型层(133)顶部上的区域中的层(134)，穿过上述覆盖介质层(39)形成导电层(140)，接触n型层(132)顶部上的区域中的层(134)，穿过上述覆盖介质层(39和137)形成导电层(141)，接触栅叠层(666)顶部上的导电层(136)，以及在区域(531和131)之间的层30上形成介质区(50)，作为器件隔离。
37.根据权利要求35的方法，其中衬底(30)可以是体硅、弛豫的SiGe、体Ge或SOI、或SGOI或GOI。
38.根据权利要求35的方法，其中在形成所述第一晶体管的所述步骤之前进行形成所述第二晶体管的步骤。
39.根据权利要求35的方法，其中在形成硅层(534)之前，进行化学机械抛光。
40.根据权利要求35的方法，其中在化学机械抛光的步骤之后生长层(134)。
41.一种场效应晶体管，包括具有掺杂为p型的弛豫的Si1-zGez外延区(81)的衬底，在所述弛豫的Si1-zGez区(81)内分隔开的应变的硅区(82和83)，所述应变的硅区(82和83)被掺杂成n型并达到大于1E19原子/cm-3的浓度水平，在上述弛豫的Si1-zGez区(81)和所述应变的硅区(82和83)上的应变的硅区(84)，在所述应变的硅区(84)上的栅介质区(85)以及在所述栅介质区(85)上的导电区(86)。
42.根据权利要求41的场效应晶体管，还包括包含所述栅介质区(85)和所述导电区(86)的栅叠层(111)，栅叠层(111)与所述应变的硅区(82和83)之间的所述弛豫的Si1-zGez区(81)重叠。
43.根据权利要求42的场效应晶体管，其中包含所述栅介质区(85)和导电区(86)的所述栅叠层相对于所述分隔开的应变的硅区(82和83)自对准。
44.根据权利要求41的场效应晶体管，还包括所述弛豫的Si1-zGez区(81)下面的Si1-xGex外延层(94)。
45.根据权利要求44的场效应晶体管，其中所述Si1-xGex外延区(94)具有选自由线性缓变的锗含量x、阶变的锗含量x以及均匀的含量x构成的组中的一种锗分布含量。
46.根据权利要求41的场效应晶体管，其中所述栅介质层(85)选自由氧化物、氮化物、硅的氮氧化物、以及Hf、Al、Zr、La、Y、Ta的氧化物和硅酸盐单独或组合构成的组。
47.根据权利要求41的场效应晶体管，其中所述介质区(87和88)选自由氧化物、氮化物、氮氧化物、以及介电常数低于4的介质材料构成的组。
48.根据权利要求42的场效应晶体管，其中所述导电区(86)选自由金属、金属硅化物、掺杂的多晶硅或掺杂的多晶SiGe构成的组。
49.根据权利要求41的场效应晶体管，其中所述应变的硅区(84)在与n型应变的硅区(82和83)相邻的区域中被掺杂为n型，在与所述p型外延区Si1-zGez(81)相邻的区域中被掺杂为p型。
50.根据权利要求41的场效应晶体管，其中在所述本体(81)的化学机械抛光的上表面上生长所述应变的硅层(84)。
51.一种场效应晶体管，包括具有掺杂为p型的单晶硅区(31)的衬底，在所述p型硅层(31)内分隔开的应变的Si1-yCy外延区(32和33)，所述应变的Si1-yCy区(32和33)被掺杂成n型并达到大于1E19cm-3的浓度水平，在所述n型应变的Si1-yCy外延区(32和33)和位于两者之间的p型硅(31)上的硅区(34)，在所述硅区(34)上的栅介质区(35)，以及在上述栅介质区(35)上的导电区(36)。
52.根据权利要求51的场效应晶体管，还包括包含所述栅介质区(35)和所述导电区(36)的栅叠层(888)，栅叠层(888)与所述应变的Si1-yCy区(32和33)之间的所述硅(31)重叠。
53.根据权利要求52的场效应晶体管，还包括在上述栅叠层(888)上面和上方的覆盖介质层(37)，在所述栅叠层(888’)的侧壁上的介质层(38)，在整个结构上的覆盖介质层(39)，穿过上述覆盖介质层(39)的导电过孔(40)，接触n型区(33)的顶部上的区域中的所述硅区(34)，穿过上述覆盖介质层(39)的导电过孔(42)，接触所述n型区(32)的顶部上的区域中的所述硅区(34)，穿过上述覆盖介质层(39)的导电过孔(41)，接触所述栅叠层顶部上的所述导电区(36)。
54.根据权利要求51的场效应晶体管，其中所述栅介质区(35)选自由氧化物、氮化物、硅的氮氧化物、以及Hf、Al、Zr、La、Y、Ta的氧化物和硅酸盐单独或组合构成的组。
55.根据权利要求51的场效应晶体管，其中所述栅介质区(37)选自由氧化物、氮化物、硅的氮氧化物、以及Hf、Al、Zr、La、Y、Ta的氧化物和硅酸盐单独或组合构成的组。
56.根据权利要求53的场效应晶体管，其中所述介质区(38)选自由氧化物、氮化物、氮氧化物、以及介电常数低于4的介质材料构成的组。
57.根据权利要求52的场效应晶体管，其中所述导电区(36)选自由金属、金属硅化物、掺杂的多晶硅或掺杂的多晶SiGe构成的组。
58.根据权利要求51的场效应晶体管，其中所述硅区(34)在与n型应变的Si1-yCy区(32和33)相邻的区域中被掺杂为n型，在与所述p型硅区(31)相邻的区域中被掺杂为p型。
59.根据权利要求51的场效应晶体管，其中所述硅区(34)形成在化学机械抛光的衬底31上。
60.一种由横向沟道场效应晶体管构成的反相器，包括第一晶体管，包括第一单晶衬底(30)上的硅层(31)，所述硅层(31)被掺杂成p型，所述p型硅层(31)中的应变的Si1-yCy外延区(32和33)，上述应变的Si1-yCy层(32和33)被掺杂成n型并达到大于1E19cm-3的浓度水平，上述n型应变的Si1-yCy外延层(32和33)以及p型硅(31)上的薄硅层(34)，提供器件隔离的介质层(50)，上述硅层(34)上的栅介质层(35)，上述介质层(35)上的导电层(36)，包括上述介质层(35)和导电层(36)的栅叠层(888)，栅叠层(888)与硅(31)以及应变的Si1-yCy(32，33)的一部分重叠，栅叠层(888)上面和上方的覆盖介质层(37)，栅叠层(888’)的侧壁上的介质层(38)，第二晶体管，包括第一单晶衬底(30)上的硅层(131)，所述硅层(131)被掺杂成n型，所述n型硅层(31)上的压缩应变的Si1-xGex外延区(132和133)，上述应变的Si1-xGex层(132和133)被掺杂成p型并达到大于1E19cm-3的浓度水平，上述的p型应变的Si1-xGex外延层(132和133)以及n型硅(131)上的薄硅或压缩应变的Si1-wGew层(134)，所述的层(134)上的栅介质层(135)，所述栅介质层(135)上的导电层(136)，以及包括所述介质层(135)和导电层(136)的栅叠层，栅叠层与硅(131)以及区(132，133)的一部分重叠。
61.根据权利要求60的反相器，还包括以下步骤在栅叠层(666)上面和上方的覆盖介质层(137)，栅叠层(666’)的侧壁上的介质层(138)，整个结构上的覆盖介质层(39)，穿过上述的覆盖介质层(39)的导电层(40)，接触n型(33)的顶部上的区域中的硅层(34)，穿过上述的覆盖介质层(39)的导电层(42)，接触n型(32)的顶部上的区域中的硅层(34)，穿过上述的覆盖介质层(39)和37的导电层(41)，接触栅叠层(888)顶部上的导电层(36)，穿过上述的覆盖介质层(39)的导电层(142)，接触n型层(133)顶部上的区域中的层(134)，穿过上述的覆盖介质层(39)的导电层(140)，接触n型层(132)顶部上的区域中的层(134)，穿过上述的覆盖介质层(39和137)的导电层(141)，接触栅叠层(666)顶部上的导电层(136)，以及在区域(31和131)之间的层(30或30’)上的介质区(50)，以提供器件隔离。
62.根据权利要求60的反相器，其中所述衬底(30)选自体硅、SOI、SOS以及SGOI构成的组。
63.根据权利要求60的反相器，其中所述硅层(34)形成在化学机械抛光的表面上。
64.根据权利要求60的反相器，其中所述硅层(134)形成在化学机械抛光的表面上。
65.一种由横向沟道场效应晶体管构成的反相器，包括第一晶体管，包括第一单晶衬底(30)上的弛豫的SiGe层(531)，所述SiGe层(531)被掺杂成p型，所述p型SiGe层(531)中的应变的硅外延区(532和533)，上述应变的硅层(532，533)被掺杂成n型并达到大于1E19cm-3的浓度水平，上述的n型应变的硅外延层(532和533)以及p型SiGe(531)上的薄应变的硅层(534)，提供器件隔离的介质层(50)，上述硅层(534)上的栅介质层(35)，上述介质层(35)上的导电层(36)，包括上述介质层(35)和导电层(36)的栅叠层(888)，栅叠层与SiGe(531)以及应变的硅区(532，533)的一部分重叠，栅叠层(888)上面和上方的覆盖介质层(37)，栅叠层(888’)的侧壁上的介质层(38)，第二晶体管，包括第一单晶衬底(30)上的硅层(131)，所述硅层(131)被掺杂成n型，所述p型硅层(131)上的压缩应变的Si1-xGex外延区(132和133)，上述应变的Si1-xGex层(132和133)被掺杂成p型并达到大于1E19cm-3的浓度水平，所述的n型应变的Si1-xGex外延层(132和133)以及p型硅(131)上的薄硅或压缩应变的Si1-wGew层(134)，所述层(134)上的栅介质层(135)，以及所述介质层(135)上的导电层(136)，包括上述介质层(135)和导电层(136)的栅叠层，栅叠层与硅(131)以及区(132，133)的一部分重叠。
66.根据权利要求65的反相器，还包括栅叠层(666)上面和上方的覆盖介质层(137)，栅叠层(666’)的侧壁上的介质层(138)，整个结构上的覆盖介质层(39)，穿过上述的覆盖介质层(39)形成的导电层(40)，接触n型(533)的顶部上的区域中的硅层(534)，穿过上述的覆盖介质层(39)的导电层(42)，接触n型(532)的顶部上的区域中的硅层(534)，穿过上述的覆盖介质层(39和37)的导电层(41)，接触栅叠层(888)顶部上的导电层(36)，穿过上述的覆盖介质层(39)的导电层(142)，接触n型层(133)顶部上的区域中的层(134)，穿过上述的覆盖介质层(39)的导电层(140)，接触n型层(132)顶部上的区域中的层(134)，穿过上述的覆盖介质层(39和137)的导电层(141)，接触栅叠层(666)顶部上的导电层(136)，以及在区域(531和131)之间的层30上的介质区(50)，以提供器件隔离。
67.根据权利要求65的反相器，其中衬底(30)选自由体硅、驰豫的SiGe、体Ge、SOI、SGOI、SOS以及GOI构成的组。
68.根据权利要求65的反相器，其中所述硅层(534)形成在化学机械抛光的表面上。
69.根据权利要求65的反相器，其中层(134)形成在化学机械抛光的表面上。
全文摘要
描述了场效应晶体管的应变的横向沟道、场效应晶体管以及CMOS电路的结构及形成方法，包含在单晶半导体衬底上形成的漏、本体和源区，其中在晶体管的源和本体之间形成异质结，其中源区和沟道相对于本体区独立地产生晶格应变。本发明减少了经由异质结来自源区的漏电流和晶格应变有关的问题，同时通过选择半导体材料和合金组分独立地允许沟道中的晶格应变以增加迁移率。
文档编号H01L29/165GK1574252SQ200410049060
公开日2005年2月2日 申请日期2004年6月11日 优先权日2003年6月17日
发明者欧阳齐庆, 赵泽安 申请人:国际商业机器公司