专利名称：一种集成电路中的顶层金属线制作方法
技术领域：
本发明涉及一种半导体工艺，特别涉及一种集成电路中的顶层金属线制作方法。
背景技术：
目前在传统集成电路设计时，禁止在电路顶上放置压焊块(Pad)，但是通过增加顶层金属厚度后，可以部分取消上述限制，以达到减少芯片面积，降低了成本的目的。
一般的逻辑集成电路采用8000埃厚度的金属(Metal)作为顶层金属(Top metal)。在集成电路的制造中，光刻时，同时印出线条和压焊块，然后进行等离子体刻蚀(Plasma etch)，经过清洗后淀积高密度等离子体未掺杂硅玻璃(HDP-high density plasma，USG-Undoped SilicateGlass)，最后完成钝化层(Passivation)工艺。传统的工艺流程图见图1A，包括金属溅射、光刻、离子体刻蚀、清洗、淀积高密度等离子体未掺杂硅玻璃、钝化层等工艺流程。
发明内容
本发明要解决的技术问题是提供一种集成电路中的顶层金属线制作方法，在不改变原有金属线条性能的情况下，制造出符合“电路顶上的压焊块”要求的压焊块。
为解决上述技术问题，本发明方法包括如下工艺流程13000埃金属溅射、500埃离子体增强化学气相淀积二氧化硅、光刻、离子体刻蚀、清洗、低淀积溅射比淀积高密度等离子体未掺杂硅玻璃、钝化层，其中光刻工艺优化包括了增加光刻胶厚度、改善粘附性、减慢显影转速。
本发明方法通过改进传统工艺中的光刻、刻蚀和HDP USG淀积工艺过程，以及增加一层SiO2缓冲层，解决了金属层厚度增加后带来的一系列问题，满足了“电路顶上的压焊块”对顶层金属的要求，使“电路顶上的压焊块”成功实现，有效减少了集成电路芯片面积，降低了成本。
图1是传统工艺流程图与本发明方法工艺流程图比较，其中图1A是传统工艺流程图，图1B是本发明方法工艺流程图；图2是本发明工艺流程的简图描述。
具体实施例方式
下面结合附图对本发明作进一步详细的说明。
如图1所示，是传统工艺流程图与本发明方法工艺流程图比较，其中图1A是传统工艺流程图，图1B是本发明方法工艺流程图本发明。如图2所示，是本发明工艺流程的简图描述。
与传统工艺流程图相比较，本发明方法工艺流程对光刻、刻蚀、淀积高密度等离子体未掺杂硅玻璃等工艺进行了优化，在不改变原来版图设计规则的金属线的原则下制造出可满足集成电路上对厚度有较高要求的“电路顶上的压焊块”。
一般的逻辑集成电路采用8000埃的顶层金属(Top metal)，由于“电路顶上的压焊块”对压焊块的厚度要求是13000埃，而且要求不改变原有的版图设计规则(Layout design rule)，这样，相对与8000埃的顶层金属，对工艺集成提出了一系列挑战。
在光刻时，由于金属厚度的增加，需要更厚的光刻胶来做离子体刻蚀的掩膜，同时又由于线条宽度特征尺寸(CD)没有改变，这样光刻胶的高宽比(Aspect ratio)增加了大约50％，更容易出现“倒胶”现象。通过选用粘附性能好的胶，并且减慢光刻显影机的转速度，可以避免“倒胶”现象的出现。在解决了光刻的问题后，离子体刻蚀可以通过延长刻蚀时间的方法实现，但是由于金属线在厚度增加了，而金属线宽度(Width)和金属线间隔(Space)都没有变化，所以金属线间隔的高宽比增加了大约50％，现有的高密度等离子体未掺杂硅玻璃(HDP USG)很难满足填孔(GAP filling)和金属削角(Metal clipping)的要求。现在通过减小淀积溅射比(D/S)来增加填孔性能，但是增加了金属削角，这样会带来漏电(Leakage)的问题。为了解决金属削角问题，在金属层上面增加一层500埃厚度的等离子体增强化学气相淀积二氧化硅(PECVDSiO2)，这样再刻蚀后金属线上会有500埃的SiO2，SiO2能有效消除金属削角问题，同时由于增加的厚度相对比较小，不会额外给填孔带来困难。
综上所述，本发明是关于逻辑集成电路中应用于“电路顶上的压焊块”的顶层金属线制作方法。本发明方法通过改进传统工艺中的光刻、刻蚀和HDP USG淀积工艺过程，以及增加一层SiO2缓冲层，解决了金属层厚度增加后带来的一系列问题，既不改变原来版图设计规则的金属线，又满足了逻辑集成电路中“电路顶上的压焊块”对顶层金属的要求，有效节省集成电路芯片面积，降低了成本。
权利要求
1.一种集成电路中的顶层金属线制作方法，其特征在于，按顺序包括如下工艺流程13000埃金属溅射、500埃离子体增强化学气相淀积二氧化硅、光刻、离子体刻蚀、清洗、低淀积溅射比淀积高密度等离子体未掺杂硅玻璃、钝化层。
全文摘要
本发明公开了一种集成电路中的顶层金属线制作方法，包括如下工艺流程13000埃金属溅射、500埃离子体增强化学气相淀积二氧化硅、光刻、离子体刻蚀、清洗、低淀积溅射比淀积高密度等离子体未掺杂硅玻璃、钝化层，其中光刻工艺优化包括了增加光刻胶厚度、改善粘附性、减慢显影转速。本发明方法解决了传统工艺金属层厚度增加后带来的一系列问题，满足了“电路顶上的压焊块”对顶层金属的要求，使“电路顶上的压焊块”成功实现，有效减少了集成电路芯片面积，降低了成本。
文档编号H01L21/28GK1971873SQ20051011070
公开日2007年5月30日 申请日期2005年11月24日 优先权日2005年11月24日
发明者朱斌, 杜佳铭 申请人:上海华虹Nec电子有限公司