专利名称：加强散热效果的导线架及其封装件的制作方法
技术领域：
本实用新型是关于一种导线架及其封装件，特别是关于一种加强散热效果的散热型小尺寸半导体封装件(Heat-sink Small OutlinePackage，HSOP)与其应用导线架。
背景技术：
传统半导体芯片是以导线架(Lead Frame)作为芯片载体形成半导体封装件。该导线架包括芯片座及形成于该芯片座周围的多条管脚，待半导体芯片粘接至芯片座上并用焊线电性连接该芯片与管脚后，再利用封装树脂包覆该芯片、芯片座、焊线以及管脚的内段，形成该具导线架的半导体封装件。
用导线架作为芯片载体的半导体封件的种类繁多，如QFP半导体封装件(Quad Flat Package)、QFN(Quad-Flat Non-leaded)半导体封装件、SOP半导体封装件(Small Outline Package)、HSOP半导体封装件(Heat-sink Small Outline Package)或DIP半导体封装件(Dual in-linePackage)等，其中HSOP半导体封装件，如美国专利第5,877,937号及日本专利JP01217386所揭示的，它是通过增设散热翼(Wing Tab)提高封装件的散热效率，所以常应用高功率、高电流的电子产品上。
此外，传统导线架类型的半导体封装件为了进一步提高半导体封装件的电性品质，该半导体芯片上除了可利用信号线(Signal Wire)电性连接各管脚外，也能通过向下打线(Down Bond)的方式，用接地线(Ground Wire)电性连接芯片接地垫及该导线架的芯片座，也就是该导线架用焊线作电性连接的打线分布区可包括该管脚部分及该芯片座周围。
HSOP半导体封装件的热传导方式主要是经由与导线架芯片座(Die Pad)相连接的散热翼(Wing Tab)，将芯片上的热量快速传导到印刷电路板(Printed Circuit Board)，从而通过印刷电路板的接地金属板(Ground Plane)迅速将热量释放。
图1是现有的HSOP半导体封装件。该HSOP半导体封装件1的导线架10主要包括用于放置芯片的芯片座11、布设在该芯片座11两侧与芯片电性连接的多条管脚12、将芯片上的热量传导到印刷电路板上的散热翼13以及连接该芯片座11与散热翼13的连接部14。其中该连接部14有多个孔洞140，用以降低该导线架低置(Down Set)工序中因模具机械应力造成芯片座11不平整的问题，并可加强散热翼13与封装胶体的结合力。
但是，由于该孔洞140位于连接该芯片座11与散热翼13的连接部14上，过大的孔洞面积将会降低散热翼13的散热效率，使该封装件用于高功率、高电流的电子产品时，可能因封装件无法有效的将芯片热量散出而毁坏；再者，当印刷电路板的接地装置面积不足或芯片座11面积不足时，会导致封装件无法有效的将芯片热量散出，进而导致产品电性失效。
因此，如何设计一种加强散热效果的导线架及其封装件，彻底解决现有因封装件无法有效将芯片热量散出导致产品电性失效的问题，进而提高该导线架及其封装件的品质与优良率，已成为此相关领域需迫切解决的课题。
实用新型内容为克服上述现有技术的缺点，本实用新型的主要目的在于提供一种加强散热效果的导线架及其半导体封装件结构，它通过增加导线架芯片座及芯片座与散热翼连接处的连接部的金属面积，在该芯片座上异于管脚的两侧闲置区形成延伸部，增加该封装件本体金属部分的面积，所以可增加其散热面积而提高该导线架的散热效率。
为达上述及其它目的，本实用新型的加强散热效果的导线架包括芯片座，用于承载至少一个半导体芯片；多条管脚，布设在该芯片座的两侧；散热翼，连接到芯片座的连接部，将芯片的热量传导到外界；以及延伸部，形成在该芯片座异于该管脚的两侧闲置区，增加了该封装件本体金属部分的面积。此外，在该芯片座的四周设计开孔，解决因芯片座面积加大产生的例如封装模流不均匀或热应力太大导致的脱层等产品可靠性问题。
此外本实用新型也提供一种加强散热效果的导线架的封装件，该封装件包括导线架，具有芯片座、分布在该芯片座两侧的多条管脚、通过连接到芯片座的连接部将芯片的热量传导到外界的散热翼以及形成在该芯片座异于管脚的两侧闲置区的延伸部；至少一个半导体芯片，接置在该芯片座上；多条焊线，电性连接该半导体芯片与该导线架；以及封装胶体，包覆该半导体芯片、焊线与部分的导线架。
综上所述，本实用新型的加强散热效果的导线架及其封装件是在该芯片座异于管脚的两侧闲置区形成延伸部，增加该封装件本体金属部分的面积，增加了散热面积、提高该导线架的散热效率。另一方面，与现有导线架在散热翼与芯片座的连接部设计开孔相比，本实用新型通过扩大该芯片座的面积及连接部的金属面积，在散热翼上与芯片座连接端形成开孔，减少该连接部开孔面积，解决了现有连接部孔洞面积过大降低了散热翼散热效率的问题，避免了现有导线架降低导线架低置(Down Set)工序中因模具机械应力造成的芯片座不平整的问题，加强散热翼与封装胶体的结合力。
图1是现有的HSOP半导体封装件的导线架俯视图；图2是本实用新型的加强散热效果的导线架俯视图；图3A及图3B是本实用新型的加强散热效果的导线架的管脚局部放大图及剖面图；以及图4是本实用新型的加强散热效果的HSOP半导体封装件示意图。
具体实施方式
实施例以下通过特定的具体实例说明本实用新型的实施方式。
下面以适用于加强散热效果的散热型小尺寸半导体封装件(Heat-sink Small Outline Package，HSOP)的导线架为例，详细说明本实用新型的具体实施例，但是本实用新型的导线架并非局限于此，也可以是其它类型的导线架结构。
请参阅图2，它是本实用新型的加强散热效果的导线架示意图，该图以示意方式显示与本实用新型有关的结构单元，且该结构单元并非按照实际数量及尺寸比例绘制，实际的导线架及半导体封装件的结构布局应更加复杂。
本实用新型的加强散热效果的导线架20主要包括供放置半导体芯片的芯片座21、多条布设在该芯片座21两侧的管脚22、连接到芯片座21连接部24的散热翼23以及由该芯片座21异于管脚22两侧闲置区所延伸形成的延伸部25。
该导线架20扩大了芯片座21的面积，增加了该封装件本体金属部分的面积，所以可增加散热面积，从而提高该导线架20的散热效率，同时，为避免加大芯片座21面积而产生的例如封装模流不均匀或热应力(thermal stress)过大等导致的脱层等产品可靠性问题，在本实用新型的芯片座21四周设计形成开孔210，解决了模流不均或脱层等问题。
该管脚22包括有内管脚(Inner Lead)221与外管脚(Outer Lead)222。其中该内管脚形成于封装胶体(未标出)内，供后续芯片与导线架电性连接使用；该外管脚222形成于封装胶体外，供完成封装作业的半导体封装件电性连接到外部装置。考虑到导线架内管脚效应，且顺应放大芯片座21面积的需要，所以缩短了内管脚222与芯片座21的间距。
该连接部24连接该芯片座21与该散热翼23。本实用新型通过扩大该连接部24的金属面积，在散热翼23上与芯片座21连接端形成开孔230，这样，即可避免现有导线架降低导线架低置(Down Set)工序中因模具机械应力造成的芯片座不平整的问题，并且加强散热翼23与封装胶体结合力的目的，同时因减少该连接部24的开孔面积，增强了该散热翼23的散热效率。
该延伸部25形成于该芯片座21异于该管脚22的两侧闲置区，并延伸到该导线架用于连接管脚的导轨30，这样即可通过该延伸部25增加该封装件本体金属部分的面积，进而提高了散热面积，增加该导线架20的散热效率。
再请参阅图3A及图3B，在导线架20的管脚22靠近封装胶体边缘的部分设计有凹槽(Notch)223，用于阻止外界水气经由导线架20的外管脚221渗透到该封装件的内部。
请参阅图4，它是本实用新型的加强散热效果的导线架半导体封装件示意图，同时请配合图2的导线架示意图，该封装件包括导线架20，该导线架20具有芯片座21、布设在该芯片座21两侧的多条管脚22将热量传导到外界的散热翼23、连接芯片座21与散热翼23的连接部24以及由该芯片座21异于管脚的两侧闲置区延伸至导轨30的延伸部25。其中，该导线架20增加了芯片座21及连接部24的金属部分面积；至少一个半导体芯片28，接置在该芯片座21上；多条焊线29，用于电性连接该半导体芯片28与导线架20；以及封装胶体31，用于包覆该半导体芯片28、焊线29与部分导线架20，外露出导电架20的外管脚222及散热翼23外端，供该封装件借由该外管脚222及散热翼23外端电性连接到例如印刷电路板26等外部装置。
该焊线29包括信号焊线292及接地焊线291，该导线架20的打线分布区可包括该管脚22的内管脚221部分及该芯片座21周围，将芯片28接置在该芯片座21后，除了可利用信号焊线292电性连接芯片与各管脚22的内管脚221外，也能利用接地焊线291电性连接芯片28接地垫(未标出)及该导线架20的芯片座21，再通过该散热翼23，借由导电材料32电性导接到例如印刷电路板26中的接地层260。为了使芯片有效利用焊线与导线架进行电性连接，一般会在该导线架上供焊线接着部分(芯片座及内管脚)形成焊接层，该导线架20的材质主要是铜金属，焊接层的材质是银、镍/钯等金属层，在半导体芯片28与导线架20间利用焊线(金线)29进行电性连接时，借由焊线(金材质)29与该导线架20的打线分布区的焊接层(银材质)形成共晶结构，使焊线29接合并电性连接到导线架20上。
因此，本实用新型的加强散热效果的导线架及其封装件主要是扩大该芯片座的面积，并在该芯片座异于管脚的两侧闲置区形成延伸部，增加了该封装件本体金属部分的面积，从而增加该导线架的散热面积、提高了散热效率。同时，本实用新型也通过减少该连接部孔洞的面积，增加了该连接部的金属面积，解决了现有连接部孔洞面积过大降低了散热翼散热效率的问题，避免了现有导线架降低导线架低置(Down Set)工序中因模具机械应力造成的芯片座不平整的问题，加强散热翼与封装胶体的结合力。
权利要求1.一种加强散热效果的导线架，其特征在于，该导线架包括芯片座，用于承载至少一个半导体芯片；多条管脚，布设在该芯片座的两侧；散热翼，连接到芯片座的连接部，将芯片的热量传导到外界；以及延伸部，形成在该芯片座异于该管脚的两侧闲置区，增加了该封装件本体金属部分的面积。
2.如权利要求1所述的导线架，其特征在于，该导线架是加强散热效果的散热型小尺寸半导体封装件的导线架。
3.如权利要求1所述的导线架，其特征在于，该导线架扩大了该芯片座的面积，增加了该封装件本体金属部分的面积。
4.如权利要求3所述的导线架，其特征在于，该导线架在该扩大面积的芯片座四周形成有开孔。
5.如权利要求3所述的导线架，其特征在于，该导线架对应该扩大面积的芯片座以及考虑到导线架内管脚效应，缩短了管脚与芯片座的间距。
6.如权利要求1所述的导线架，其特征在于，该延伸部延伸到该导线架用于连接管脚的导轨。
7.如权利要求1所述的导线架，其特征在于，该导线架增加了该连接部金属面积，增强该散热翼的散热效率。
8.如权利要求1所述的导线架，其特征在于，该导线架在散热翼上与芯片座连接端形成开孔，同时减少在该连接部上形成开孔。
9.如权利要求1所述的导线架，其特征在于，该管脚包括内管脚及外管脚。
10.如权利要求1所述的导线架，其特征在于，该导线架的管脚靠近封装胶体边缘的部分设计有凹槽。
11.一种加强散热效果的导线架式半导体封装件，其特征在于，该封装件包括导线架，具有芯片座、分布在该芯片座两侧的多条管脚、通过连接到芯片座的连接部将芯片的热量传导到外界的散热翼以及形成在该芯片座异于管脚的两侧闲置区的延伸部；至少一个半导体芯片，接置在该芯片座上；多条焊线，电性连接该半导体芯片与该导线架；以及封装胶体，包覆该半导体芯片、焊线与部分的导线架。
12.如权利要求11所述的半导体封装件，其特征在于，该封装件为加强散热效果的散热型小尺寸半导体封装件。
13.如权利要求11所述的半导体封装件，其特征在于，该封装件扩大该芯片座的面积，增加了该封装件本体金属部分的面积。
14.如权利要求13所述的半导体封装件，其特征在于，该封装件在该扩大面积的芯片座四周形成有开孔。
15.如权利要求13所述的半导体封装件，其特征在于，该封装件对应该扩大面积的芯片座以及考虑到导线架内管脚效应，缩短了管脚与芯片座的间距。
16.如权利要求11所述的半导体封装件，其特征在于，该延伸部延伸到该导线架用于连接管脚的导轨。
17.如权利要求11所述的半导体封装件，其特征在于，该封装件增加该连接部金属面积，提高了该散热翼的散热效率。
18.如权利要求11所述的半导体封装件，其特征在于，该封装件在散热翼上与芯片座连接端形成开孔，同时减少在该连接部形成的开孔。
19.如权利要求11所述的半导体封装件，其特征在于，该管脚包括内管脚及外管脚。
20.如权利要求11所述的半导体封装件，其特征在于，该封装件在该管脚靠近封装胶体边缘设计有凹槽。
21.如权利要求11所述的半导体封装件，其特征在于，该封装件还包括在该导线架的打线分布区中布设有焊接层。
22.如权利要求21所述的半导体封装件，其特征在于，该导线架的打线分布区是该管脚内侧部分。
23.如权利要求21所述的半导体封装件，其特征在于，该导线架的打线分布区是该芯片座周围。
24.如权利要求21所述的半导体封装件，其特征在于，该导线架的材质主要是铜金属，该焊接层的材质是银或镍/钯金属中的一种。
25.如权利要求11所述的半导体封装件，其特征在于，该焊线包括信号焊线及接地焊线。
26.如权利要求25所述的半导体封装件，其特征在于，该信号焊线用于电性连接半导体芯片及导线架的管脚。
27.如权利要求25所述的半导体封装件，其特征在于，该接地焊线用于电性连接该半导体芯片及该芯片座。
专利摘要一种加强散热效果的导线架及其封装件，该导线架包括承载至少一个半导体芯片的芯片座、布设在该芯片座两侧的多条管脚、通过连接到芯片座的连接部将芯片的热量传导到外界的散热翼以及形成在该芯片座异于该管脚两侧闲置区的延伸部，增加该封装件本体金属部分的面积；本实用新型通过扩大该芯片座的面积及连接部的金属面积，在散热翼上与芯片座连接端形成开孔，减少该连接部开孔面积，解决了现有连接部孔洞面积过大降低了散热翼散热效率的问题，避免了现有导线架降低导线架低置工序中因模具机械应力造成的芯片座不平整的问题，加强散热翼与封装胶体的结合力。
文档编号H01L23/495GK2777757SQ20052001699
公开日2006年5月3日 申请日期2005年4月21日 优先权日2005年4月21日
发明者田姿仪, 王文娟, 曾祥伟 申请人:晶致半导体股份有限公司