专利名称：带有隐埋耗尽层的有源光敏结构的制作方法
技术领域：
本发明涉及半导体器件领域，并且具体地涉及一种有源像素光敏结构。
背景技术：
CMOS成像器包括像素单元的焦平面阵列，每个单元包括覆盖在衬底上、用于在衬底的掺杂区产生光生电荷的光传感器，例如光电栅、光电导体或者光敏二极管。典型的CMOS成像器像素单元有三晶体管(3T)或者四晶体管(4T)的设计。4T设计优于3T设计，因为它减少了阵列中“热”像素(产生增加的暗电流的那些像素)的数量，并且它减少了3T设计中读出信号可能带有的kTC噪声。
在CMOS成像器中，像素单元的有源元件，例如四晶体管像素，执行必要的功能(1)光子转换为电荷；(2)电荷转移到浮置扩散区；(3)在电荷转移到浮置扩散区之前，将浮置扩散区复位到已知状态；(4)选择要读出的像素单元；以及(5)输出并放大表示复位电压和像素信号电压的信号，后者基于光转换的电荷。浮置扩散区的电荷通过源极跟随器输出晶体管转换为像素输出电压。
示范CMOS成像电路及其加工步骤以及成像电路的各种CMOS元件的功能的详细说明例如在美国专利6140630、美国专利6376868、美国专利6310366、美国专利6326652、美国专利6204524以及美国专利6333205中有描述，所有这些专利转让于微米技术有限公司(Micron Technology Inc.)。上述每个专利的公开内容由此全部通过引用结合在本文中。
常规CMOS APS(有源像素传感器)四晶体管(4T)像素单元10示于
图1A和图1B中。图1A是单元10的自顶向下的视图；图1B是沿线A-A′所得的图1A中的单元10的截面视图。所示单元10包括作为光传感器的钉扎型光敏二极管13。或者，CMOS单元10可以包括代替钉扎型光敏二极管13的光电栅、光电导体或者其它光子-电荷转换器件，作为光生电荷的初始累积区。光敏二极管13包括p+表面累积区5和在p型半导体衬底层2中形成的底层n型累积区14。
图1A和图1B的像素单元10具有转移栅7，该转移栅将n型累积区14中所产生的光电荷转移到浮置扩散区3(即，存储区)。还将浮置扩散区3连接到源极跟随器晶体管的栅极27上。源极跟随器晶体管将输出信号提供给行选通晶体管，该晶体管具有选择性地选通输出信号到输出端子(未示出)的栅极37。带有栅极17的复位晶体管在每个电荷从光敏二极管13的n型累积区14转移之前，将浮置扩散区3复位到规定的电荷电平。
示出的钉扎型光敏二极管13在p型衬底2中形成。还可能的是，例如，在n型外延层中的p阱下有p型衬底基。光敏二极管13的n型累积区14和p+表面累积区5在隔离区9和转移栅7之间隔开。示出的常规钉扎型光敏二极管13具有p+/n-/p-结构。
光敏二极管13具有两个具有相同电势的P型区5、2，以使n-累积区14在钉扎电压(Vpin)下完全耗尽。将光敏二极管13称为“钉扎型(pinned)”是因为光敏二极管13完全耗尽时，光敏二极管13中的电势固定为常值Vpin。当转移栅7导通时，光生电荷从n-累积区14转移到浮置扩散区3。
此外，在晶体管栅极17、27、37的任一侧提供有n型导电性的杂质掺杂的源极/漏极区32，以分别产生复位、源极跟随器和行选择晶体管。使用常规加工方法在绝缘层中形成接触件33来提供到源极/漏极区32、浮置扩散区3以及其它布线的电连接33，以连接到晶体管栅极17、27和37并形成单元10中的其它连接。
常规4T像素单元，如图1A和图1B所示的，和3T像素单元相比，其优点是具有较低的固定图形噪声。然而，4T像素单元有几个缺点，现在概括论述一下。首先，在电荷从光敏二极管13转移到浮置扩散区3期间，在光敏二极管13上留下一些电荷。这种不完全的转移形成了滞后，并且还可以导致光敏二极管13由于过量电荷存在而饱和。常规4T设计还降低了单元10的填充因子，因为这四个晶体管利用了本来可以用于制作更大的光敏区域的空间。如图1A所示，常规像素单元10大约有百分之五十的填充因子，因为单元10(即，光敏二极管13)大约只有一半构成光敏区域。
因此，需要一种具有低的固定图形噪声但具有高的填充因子并且降低了与光电荷转移相关联的滞后的像素单元。还需要有简单的方法制造所需单元。
发明概述本发明的示范实施例提供了一种具有光敏JFET结构的成像器像素单元，该结构具有位于隐埋电荷累积区上方的沟道区。该沟道区具有依赖于累积区中所累积的电荷电平而变化的电荷流特性。在积分期期间，入射光使电子累积在隐埋累积区内部。沟道区的电荷流特性响应累积区中累积的电荷形成的场而变化。
依照本发明的一个方面，考虑到自动光控操作，该像素单元可以同时执行电荷累积模式和像素的读出。
附图简述将结合附图，根据对本发明的以下详细描述，更好地理解本发明的前述方面以及其它方面，其中图1A是常规四晶体管(4T)像素单元的自顶向下的视图；图1B是沿线A-A′所得的图1A的常规四晶体管像素单元的截面视图；图2A是根据本发明的第一示范实施例构造的示范像素单元的电路图的示意图；图2B是根据本发明的第一示范实施例构造的图2A的示范像素单元的截面视图；图3是示出根据本发明的示范实施例的像素单元的操作的流程图；图4是根据本发明构造的成像装置的框图；以及图5示出结合了至少一个根据本发明的实施例构造的成像器装置的处理器系统。
发明详细说明在以下的详细说明中参照附图，这些附图构成详细说明的一部分，并且在附图中通过举例的方式示出可以实施本发明的特定实施例。对这些实施例进行充分详细的描述以使本领域技术人员能够实施本发明，并且将理解，可以使用其它实施例，并且在不脱离本发明的精神和范围的情况下，可以对其进行结构、逻辑以及电的改动。
术语“衬底”应理解为基于半导体的材料，包括硅、绝缘硅片(SOI)或者蓝宝石硅片(SOS)技术、掺杂半导体和非掺杂半导体、基半导体基础支撑的硅外延层以及其它半导体结构。此外，当在以下说明中涉及“衬底”时，可能已经使用前面的工艺步骤形成基半导体结构或基础中的区或者结。此外，半导体不必为硅基，而可能基于硅-锗、锗或者砷化镓。
术语“像素”指含有将光照射转换为电信号的光传感器以及晶体管的图像元素单位单元。为便于说明，在本文的附图和说明中示出了代表性的像素，并且，通常，成像器中所有像素的制造将以相似的方式同时进行。
虽然本文根据一个像素单元的构造和制造对本发明进行描述，但是，应理解，这代表了成像装置的阵列中的多个像素单元，如成像器装置308(图4)的阵列240。此外，本发明对许多具有像素单元的固态成像装置具有适用性，并且不限于本文所述的结构。因此，不应将以下的详细说明视为限制，并且本发明的范围只由所附权利要求书来限定。
现在参照附图，图中相似的元件通过相似的附图标记来表示，图2A以电示意图的形式示出了根据本发明的一个实施例的像素单元100。如图所示，像素单元100包括通过行选择晶体管110以源极跟随器的方式连接的光敏JFET 107。JFET的栅结构是光敏的，并且作为像素100的电荷收集区。可以由接收复位控制信号(复位)的复位晶体管112对栅结构进行复位。行选择晶体管110对其栅输入端的行选择信号(RS)响应，因而将像素100耦合到列线路60以从像素100读出信号。
图2B示出了根据本发明的第一示范实施例构造的像素单元100的截面视图。像素单元100在p型半导体衬底101上形成。光敏JFET结构107由在衬底101中形成的区102、104以及端接触件105、106构成。第一区是掺杂n型电荷累积区102。耗尽区103的厚度随着电荷累积在电荷累积区102中而下降，这一点将在下面更详细地说明。掺杂p型沟道区104在衬底101的位于累积区102上方并位于衬底101的顶面下方的区域中形成。
两个端接触件105、106在衬底101的表面上形成并位于沟道区104的对侧。端接触件105、106可由多晶硅层或者合适的金属接触层形成。第一端接触件105在沟道区104上方形成并位于沟道区104的一侧。第二端接触件106位于沟道区104的另一侧(例如，在最外边)。第一端接触件连接到电压源，示为Vgnd。衬底体通常接地，对于大多数实现可用作端子105。第二端接触件106电连接到行选择晶体管110。行选择晶体管110用于在从像素单元100读出信号期间选择性地将像素100连接到读出电路。
所示像素单元100具有复位晶体管112以及相关联的复位漏极111。复位晶体管112包括可以使用常规技术形成的叠栅(gatestack)。例如，所示叠栅在导电层122上方具有绝缘层121，而该导电层122在位于衬底101的表面上的栅极氧化层123上方形成。所示叠栅还具有可由氧化物、氮化物或者本领域中已知的其它适当的介电材料形成的绝缘侧壁124。复位栅112作用时，将作为JFET 107的栅极的电荷累积区102耦合到电源Vaa-pix，以将区102的电荷泄漏。示范像素单元100还具有STI区119，当将像素单元100合并到像素阵列240(图5)中时，STI区119提供与邻近像素单元的隔离。应理解，像素单元100可以具有附加隔离区并且其它隔离方法也在本发明的范围内。提供所述复位技术作为示范，并且本发明的其它实施例可以使用不同的复位方法。
可以使用将硼离子注入到衬底101中，对衬底101进行掺杂。虽然本发明决不限于某一掺杂浓度，但是衬底101中掺杂离子的浓度可在每立方厘米约1e15个原子至每立方厘米约1e20个原子的范围内。通过将合适的掺杂离子注入到衬底101的预定区域中对累积区102进行n型掺杂。合适的离子包括锑、砷以及磷。电荷累积区102中掺杂离子的浓度可在每立方厘米约1e15个原子至每立方厘米约1e20个原子的范围内。沟道区104应为轻掺杂p型。使用硼离子对该沟道区104轻掺杂，浓度可在每立方厘米约1e12个原子至每立方厘米约1e15个原子的范围内。漏极区111也应为轻掺杂n型。
示范像素单元100在积分期(integration period)期间工作在电荷累积模式。在电荷累积期间，入射光被吸收到衬底101中。在衬底101中，特别是在相反掺杂区的结处(即，在p-n结附近)产生电子-空穴对。电子存储在电荷累积区102中，而空穴被排斥进入如沟道区104的p型区。这些电子降低了耗尽区中(由于内建体电荷)存在的场，而使得耗尽区103的厚度减少并且沟道区104的厚度增加。结果，沟道区104的电荷流电导表征了累积在隐埋累积区102中的电荷量。
需要读出累积在累积区102中的电荷，因为电荷对应于施加到像素单元100的入射光量。像素单元100的示范读出操作通过将预定的电压(例如，Vgnd)施加在第一端接触件105来开始。从位于沟道区104的另一侧的端接触件106来读出电流，它表示在累积区102中收集的电荷的测量。因此，JFET结构的操作类似于常规像素单元10的源极跟随器晶体管27(图1A)。通过激活的行选择晶体管110选择性地读出流过第二端接触件106的电流，并且由读出电路(图4)将其转换为Vsig。如刚才所述，像素单元100的读出有利地为非破坏性的读出，因为电荷并不是如在常规4T像素单元10中一样通过传输晶体管7(图1A和图1B)转移出累积区102。如果需要，这允许多个读出。此外，这种非破坏性的读出允许将像素单元100用在连续读取入射光的自动光控(ALC)电路中。同样地，行选择晶体管110保持导通以允许将连续的像素输出信号Vsig施加到列线路60(图2A)。还需注意，虽然图2B示出了施加到第一接触件105以及连接到第二接触件106的行选择晶体管110的电压，但是这些可以反过来。
除了端接触件105、106以及复位栅112，像素单元100在衬底的光敏区域上方没有其它可阻挡入射光的结构，例如转移叠栅。因此，不同于填充因子约为百分之五十的常规像素单元10(图1A)，像素单元100具有增加的填充因子。
为了对像素100复位，激活复位晶体管112的栅极使复位晶体管112导通，从而将电荷累积区102耦合到和漏极区111相连的电压源Vaa-pix。因此，区102复位后，像素复位输出信号Vrst可通过激活的行选择晶体管110来读取。当电荷在区102中累积时，在积分期结束时，行选择晶体管110可能为导通以提供连续的像素输出信号Vsig采样。或者，在积分期结束时，可以将行选择晶体管110导通以产生用于采样的Vsig输出信号。
参照图3和图4，现在描述并入到成像器装置308(图4)中时的示范像素单元100的操作。操作时，复位晶体管112通过将电荷倾卸到与电压源连接的复位漏极区111中，将累积区102中的电荷复位。在复位操作期间，由控制电路250(图4)将复位晶体管112导通，以允许累积区102中的电荷漏入漏极区111(步骤201)。与上面所论述的电荷读出相似，读出复位状态(Vrst)，接着采样和保持电路261。具体地，将行选择晶体管110导通，并且通过第二端接触件106将流过沟道区104的电荷电流读出。当在此复位状态期间累积区102中近似没有电荷时，在步骤202，读出应反映初始的(或者未受影响的)电压。相关联的采样和保持步骤203由采样和保持电路261(图4)完成。需注意，累积区102在上述的复位操作期间可能被完全耗尽，因而将像素单元100中的任何kTC噪声最小化。
在电荷收集区102复位后，积分期开始，在此期间，累积区102中累积的电荷影响沟道区104中电荷电流的流动。因为只要行选择晶体管110为导通，如上所述通过这些端接触件105、106可进行恒定电荷监控，所以，当像素输出信号Vsig在列线路60上连续输出时，可进行自动光控(ALC)操作。可将ALC信号读出以确定读出整个像素阵列的最佳时间。如图3的步骤204中所示，如果实施的话，在ALC操作模式期间，读出像素单元100的输出Vsig作为信号VALC。信号VALC可与预定的参考信号Vtrigger比较，从而当VALC信号达到触发值时，通过比较器251产生ALC控制信号。需理解，信号VALC的读出表示了某一给定时间点累积在累积区102的电荷量。
VALC信号的一个作用可以是当阵列的像素接近饱和时，停止图像的积分。因此，当在步骤204VALC达到电压Vtrigger时，图像处理器280(图4)可获知并可终止图像积分期。
无论是否使用ALC操作，在积分期结束时，行选择晶体管110导通并且像素输出信号Vsig被施加到列线路60(步骤205)，并且由采样和保持电路261采样和保持。
像素单元100的其它实施例可根据本发明构造。例如，虽然示范像素100、200已描述为具有p型衬底101、n型累积区102以及p型沟道区104，但是本发明不限于所述配置。需理解，包括具有相反的掺杂分布的像素单元的其它配置是本发明范围内的其它实施例。
图4示出了示范CMOS成像集成电路308，该集成电路308包括具有行像素单元和列像素单元的像素阵列240。如图4所示，阵列240的每个像素可以像示范单元100一样实施。阵列240中每行的像素由行选择线路来导通，如RS(图2A)。对于这些操作，可同时将行中所有的像素导通。每列的信号在相应的列线路上提供并由列选择器260响应相应的列选择信号而选择性地输出。由行驱动器245响应行地址解码器220而选择性地激活行选择线路。由列地址解码器270选择性地激活列选择线路。因此，为阵列240中的每个像素100都提供行和列地址。
像素阵列240由定时和控制电路250来操作，该电路控制用于选择适当的行线路和列线路进行像素读出和采样的地址解码器220、270。控制电路250还控制行驱动器电路245和列驱动器电路260，以使这些电路将驱动电压施加到所选的行选择线路和列选择线路的驱动晶体管。控制电路250还控制采样和保持(S/H)电路261以从列选择器260读取像素输出信号并将其存储。S/H电路261接收像素复位信号Vrst以及像素图像信号Vsig并将它们提供给差分放大器263。差分放大器263为每个像素产生差分信号(Vsig-Vrst)，并且然后由模数转换器275(ADC)将差分信号数字化。模数转换器275将数字化的像素信号提供给图像处理器280，该处理器280形成并输出数字图像。
在这个实施例中，附加ALC电路还可以包括用于从像素的光转换装置读取采样电压VALC的ALC电路251。将周期性地或者连续性地对VALC采样，直到其接近预定的参考触发电压Vtrigger，在此时，ALC监控电路251产生由图像处理器280使用的信号。然后，图像处理器对定时和控制电路250发出信号通知以开始读出过程，包括从阵列240的所有像素单元读出Vrst和Vsig。
Vtrigger的值可按需要选择。例如，可选择Vtrigger以使将仅在阵列240的像素单元已累积了足够的电荷来产生图像时进行读出，图像中成像的目标物的特征可见。或者说，可选择Vtrigger以使结果的图像将不会太暗。
上述ALC电路251可以是图像传感器集成电路308的一部分，或者替代地，它可与图像传感器集成电路308分离。例如，不受限制地，ALC电路可以以硬件的形式或者等效的软件形式包括在如CPU的处理器中，该处理器与图像传感器集成电路308通信。
图5示出了基于处理器的系统1100，包括具有根据本文所述方法构造的像素的成像装置308。例如，像素可以是任一根据上述发明的示范实施例所构造的示范像素单元100。基于处理器的系统1100是可能包括图像传感器装置的具有数字电路的系统的示范。不受限制地，这种系统可能包括计算机系统、照相机系统、扫描仪、机器视觉、车载导航、视频电话、监视系统、自动聚焦系统、星跟踪器系统、运动检测系统、图像稳定系统以及数据压缩系统。
基于处理器的系统1100，例如照相机系统，通常包括通过总线1104与输入/输出(I/O)装置1106通信的中央处理单元(CPU)1102，如微处理器。成像装置308也通过总线1104与CPU 1102通信，并且可能包括如上所述具有示范像素100的CMOS像素阵列。基于处理器的系统1100还包括随机存取存储器(RAM)1110，并且可包括也通过总线1104与CPU 1102通信的可移动存储器1115，如闪存。成像装置308可与如CPU、数字信号处理器或者微处理器的处理器结合，在单个集成电路上或者在不同于处理器的芯片上带有或者不带有存储器。基于处理器系统1100中的任何存储器装置可存储采用了上述方法的软件。
以上说明和附图应仅视为说明实现本发明的特点和优点的示范实施例。在不脱离本发明的精神和范围的情况下，可对特定的工艺条件和结构进行修改和替换。因此，本发明不应视为受以上说明和附图的限制，而是仅由所附权利要求书的范围来限制。
权利要求
1.一种JFET光传感器，包括在衬底中形成的累积区，所述累积区用于累积响应射到所述区的光而产生的电荷；以及位于所述衬底中并与所述累积区相关联的沟道区，所述沟道区具有响应累积在所述累积区中的电荷而变化的电阻。
2.如权利要求1所述的光传感器，其中所述累积区掺杂为第一导电型，而所述沟道区掺杂为第二导电型。
3.如权利要求1所述的光传感器，其中所述累积区掺杂为n型，而所述沟道区掺杂为p型。
4.一种像素传感器单元，包括在衬底中形成的光敏元件，所述光敏元件用于响应施加的光而产生电荷，所述光敏元件包括隐埋在所述衬底的顶面下方的电荷累积区；以及位于所述衬底的所述顶面下方但在所述电荷累积区上方的沟道区，所述沟道区具有依赖于所述累积区中的电荷的可变电阻；以及用于产生基于所述沟道区的电阻的信号的电路。
5.如权利要求4所述的像素传感器单元，其中所述光敏元件包括JFET晶体管的隐埋栅极区。
6.如权利要求4所述的像素传感器单元，还包括在所述光敏元件的第一侧上方并邻近所述光敏元件的第一侧的、用于将电压施加到所述沟道区的第一接触件和用于从所述沟道区取读出信号的第二接触件。
7.如权利要求6所述的像素传感器单元，其中所述第二接触件电连接到行选择晶体管。
8.如权利要求4所述的像素传感器单元，还包括用于将所述累积区中的电荷复位的电路。
9.如权利要求4所述的像素传感器单元，其中所述电路包括用于至少接收表示在复位状态时所述沟道的电阻的第一信号和表示在积分期结束时所述沟道的电阻的第二信号的采样和保持电路。
10.如权利要求5所述的像素传感器单元，其中所述像素传感器单元的填充因子大于百分之五十。
11.如权利要求5所述的像素传感器单元，其中所述单元能够提供表示所述沟道区的电阻的信号的连续读出。
12.一种像素传感器单元，包括至少部分在衬底中形成的光敏JFET元件，所述光敏元件用于响应施加的光而产生电荷，所述光敏元件包括隐埋在所述衬底的顶面下方的电荷累积区；以及位于所述衬底的所述顶面下方但在所述电荷累积区上方的沟道区，所述沟道区具有响应累积在所述电荷累积区中的电荷量而变化的电阻特性；电连接到所述沟道区以从所述沟道读出信号的第一接触件，所述信号表示流过所述变电阻沟道的电流；以及用于将所累积的电荷从所述电荷累积区漏到漏极区的晶体管。
13.如权利要求12所述的像素传感器单元，其中所述第一接触件连接到行选择晶体管。
14.如权利要求13所述的像素传感器单元，还包括电连接到所述沟道区并且适用于向所述沟道区提供电压的第二接触件。
15.如权利要求12所述的像素传感器单元，其中所述像素传感器的填充因子大于百分之五十。
16.如权利要求12所述的像素传感器单元，其中所述电荷累积区能够有效地形成围绕所述电荷累积区的场。
17.一种像素传感器单元阵列，包括在衬底中形成的多个像素传感器单元，其中所述阵列的至少一个像素传感器单元包括光传感器，包括用于累积响应光而产生的电荷的累积区，所述累积区隐埋在所述衬底的顶面下方并掺杂为第一导电型；以及位于所述累积区上方并掺杂为第二导电型的沟道区，其中所述沟道区具有基于累积在所述累积区中的电荷量而变化的电阻。
18.如权利要求17所述的像素传感器单元阵列，其中所述至少一个像素单元还包括用于将电压施加到所述沟道区的第一端接触件和用于执行读出的第二端接触件。
19.如权利要求18所述的像素传感器单元阵列，其中所述至少一个像素单元还包括用于选择性地从所述第二端接触件读出信号的第一行选择晶体管。
20.一种像素传感器单元阵列，包括在衬底中形成的多个像素传感器单元，其中至少一个像素传感器单元包括光传感器，包括用于累积响应施加的光而产生的电荷的累积区，所述累积区隐埋在所述衬底的顶面下方并掺杂为第一导电型；以及位于所述累积区上方并掺杂为第二导电型的沟道区，其中所述沟道区具有基于累积在所述累积区中的电荷量而变化的电阻；用于从所述像素产生信号的第一和第二端接触件，所述信号表示所述沟道区的所述变化的电阻；以及用于将累积在所述累积区中的电荷复位的复位晶体管。
21.如权利要求20所述的像素传感器单元阵列，其中所述光传感器包括隐埋在所述衬底的顶面下方的JFET栅极区。
22.如权利要求20所述的像素传感器单元阵列，其中在所述累积区上方并邻近所述累积区形成所述复位晶体管。
23.如权利要求22所述的像素传感器单元阵列，所述至少一个像素传感器单元还包括位于所述衬底中、邻近所述复位晶体管的漏极区，所述漏极区在所述晶体管的一侧、与所述累积区相对。
24.如权利要求23所述的像素传感器单元阵列，其中所述漏极区适用于通过激活所述复位晶体管来接收来自所述累积区的电荷。
25.如权利要求20所述的像素传感器单元阵列，其中所述至少一个像素传感器单元还包括连接到所述第二端接触件以读出所述信号的行选择晶体管。
26.如权利要求20所述的像素传感器单元阵列，其中所述至少一个像素单元能够进行连续信号读出。
27.一种成像系统，包括处理器；以及电耦合到所述处理器的成像装置，所述成像装置包括像素阵列，所述阵列的至少一个像素单元包括用于在积分期期间产生电荷的JFET光传感器，所述光传感器包括用于累积所产生的电荷的累积区，所述累积区隐埋在所述衬底的顶面下方；以及位于所述累积区上方并在所述衬底的所述顶面下方的沟道区，其中所述沟道区具有基于累积在所述累积区中的电荷量而变化的电阻；用于从所述像素单元产生信号的第一端接触件和第二端接触件，所述信号表示存储在所述累积区中的电荷量；以及连接到所述第一端接触件和第二端接触件中的至少一个以读出所述信号的读出电路。
28.如权利要求27所述的成像系统，其中所述读出电路包括用于选择性地选通来自所述第一端接触件和第二端接触件的信号至读出端子的行选择晶体管。
29.如权利要求27所述的成像体统，其中所述至少一个像素单元还包括用于将所述累积区中所累积的电荷复位到复位状态的复位晶体管。
30.如权利要求29所述的成像系统，其中所述复位晶体管适用于将电荷从所述累积区转移到邻近的漏极区。
31.如权利要求28所述的成像系统，其中所述第一端接触件和第二端接触件能够从所述像素单元产生复位信号，所述复位信号表示复位状态。
32.一种形成像素传感器的方法，包括形成光敏JFET晶体管，其中所述JFET晶体管的栅极区至少部分隐埋在衬底的顶面下方；以及形成位于所述栅极区上方的沟道区；形成电耦合到所述沟道区以读出表示所述光敏JFET的栅极区中产生的电荷量的信号的电路。
33.如权利要求32所述的方法，其中形成电路的步骤包括在所述衬底的表面、邻近所述沟道的第一侧形成第一端子。
34.如权利要求33所述的方法，其中形成电路的步骤还包括在所述衬底的表面并且邻近所述沟道的第二侧形成第二端子的步骤。
35.如权利要求34所述的方法，其中所述形成第一端子的步骤包括形成多晶硅层。
36.如权利要求32所述的方法，其中所述JFET的光敏部分包括位于所述衬底中在n型电荷累积区上方的p型沟道区。
37.一种操作像素传感器单元的方法，包括在积分期期间在像素传感器单元中累积电荷，所述像素传感器单元包括用于在所述积分期期间产生和存储电荷的光敏JFET区，其中所述JFET区包括用于收集所述电荷的收集区和具有可变电阻的沟道区，所述可变电阻依赖于在所述收集区中收集的电荷量而变化；将预定的电压施加到所述像素传感器单元上的第一端子；以及确定表示在所述收集区中收集的电荷量的值。
38.如权利要求37所述的方法，其中确定值的步骤是在积分期结束时执行。
39.如权利要求37所述的方法，其中确定值的步骤是在积分期期间执行。
40.如权利要求37所述的方法，其中所述确定值的步骤包括在第二端子从所述沟道区获取信号并且选择性地将所述信号施加到行选择晶体管。
41.如权利要求37所述的方法，还包括泄漏所述收集区的所收集的电荷的步骤，所述泄漏的收集区表示所述像素单元的复位状态。
42.如权利要求41所述的方法，其中所述泄漏的步骤包括操作复位晶体管将所述电荷从所述收集区漏入漏极区。
43.如权利要求41所述的方法，其中确定值的步骤包括读出表示所述复位状态的复位电流。
44.如权利要求43所述的方法，其中所述方法还包括在所述复位读出之后执行确定所述值的第二步骤。
45.如权利要求37所述的方法，还包括连续执行所述值的读出的步骤。
46.如权利要求37所述的方法，还包括按预定的间隔执行所确定的值的多个读出的步骤。
47.如权利要求37所述的方法，还包括执行自动光控操作以确定用于读出所述值的时间的步骤。
全文摘要
一种成像器像素具有光敏JFET结构，该结构的沟道区位于隐埋的电荷累积区上方。该沟道区具有依赖于累积区中所累积的电荷电平而变化的电阻特性。在积分期期间，入射光使电子累积在隐埋的累积区内部。沟道区的电阻特性响应于累积在累积区中的电荷形成的场而变化。因而，当电压施加到沟道的一侧时，从另一侧读出的电流表征了存储的电荷量。
文档编号H01L31/112GK101048870SQ200580036364
公开日2007年10月3日 申请日期2005年8月30日 优先权日2004年8月30日
发明者D·耶尔代夫, N·哈利乌林 申请人:微米技术有限公司