专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种半导体装置。
背景技术：
现有技术中，当在焊盘(pad)的下方配置MIS晶体管等半导体元件时，由于受到焊接时的压力等影响，经常会破坏MIS晶体管等半导体元件的特性，并且，在半导体芯片中，形成有焊盘形成部和半导体元件的区域在俯视时是分开设置的。然而，随着近年来半导体芯片的微型化及高集成化，期望在焊盘的下方也能配置半导体元件。特开平11-307724号公报中披露了这种技术的一个例子。在该公报中，披露了一种形成于焊接焊盘下方的岛状缓冲层。
发明内容
本发明的目的在于提供一种可在电极垫的下方设置元件的高可靠性的半导体装置。
(1)本发明的半导体装置包括半导体层；设于所述半导体层上面的层间绝缘层；设于所述层间绝缘层上面的缓冲层；以及设于所述层间绝缘层上面的电极垫，所述缓冲层设置成在俯视(一平面上看)时，与至少一部分的所述电极垫的端部重叠。
在电极垫的端部周围，由于形成有电极垫，所以会有应力和压力(stress)产生。因此，在该区域的层间绝缘层上容易产生裂缝，例如，将MIS晶体管等半导体元件设于该区域下方的情形，是使MIS晶体管的特性变差的一个要因。因此，在根据本发明的半导体装置中，通过形成在俯视时与至少一部分的电极垫的端部重叠的缓冲层，从而可以避免上述问题。
此外，通过形成缓冲层，还可以缓和应力，从而充分地提高电极垫下方的层间绝缘层的机械强度。最终，能够将电极垫的下方作为元件区，提高元件的集成度，从而可提供一种微型、且可靠性得到提高的半导体装置。
在本发明中，元件区指的是形成有MIS晶体管、二极管、电阻等各种元件的区域。此外，本发明中提及的设于特定的A层(以下称作“A层”)上面的特定的B层(以下称作“B层”)既包括B层直接设置在A层上的情况，也包括B层隔着其他层设置在A层上的情况。
根据本发明的半导体装置还可采取下述的形式。
(2)在本发明的半导体装置中，所述缓冲层可设置在从所述电极垫的端部的垂直下方朝外侧的预定范围内，并且，在俯视时，所述缓冲层的端部与所述电极垫的端部可以重叠。
(3)在本发明的半导体装置中，所述缓冲层可设置在从所述电极垫的端部的垂直下方朝外侧及朝内侧的预定范围内。
(4)在本发明的半导体装置中，所述缓冲层的形状可以是环(link)状。
(5)在本发明的半导体装置中，所述缓冲层可设置成在俯视时，与所述电极垫的拐角重叠。
(6)在本发明的半导体装置中，所述电极垫可以呈具有短边和长边的长方形形状，并且，所述缓冲层可设置成在俯视时，与所述短边的端部重叠。
(7)在本发明的半导体装置中，所述缓冲层可由金属层构成。
(8)在本发明的半导体装置中，还可包括钝化层，所述钝化层在所述电极垫的上面，具有使所述电极垫的至少一部分露出的开口，并且，从所述电极垫的端部的垂直下方朝外侧的所述预定范围可以具有相当于所述钝化层的膜厚的距离。
(9)在本发明的半导体装置中，可包括设于所述开口处的凸起(hump)。
(10)在本发明的半导体装置中，在所述半导体层上可设有元件，并且，在俯视时，所述电极垫和所述元件可以重叠。
(11)在本发明的半导体装置中，所述元件可以是晶体管。
图1是本发明实施方式涉及的半导体装置的说明图。
图2是本发明实施方式涉及的半导体装置的说明图。
图3是本发明实施方式中的缓冲层的变形例的说明图。
图4是本发明实施方式中的缓冲层的变形例的说明图。
图5是本发明实施方式中的变形例的半导体装置的说明图。
具体实施例方式
下面，参照附图，对本发明的一实施例进行说明。
图1是根据本实施例的半导体装置的示意性剖视图，图2是示意性表示本实施方式涉及的半导体装置中电极垫和缓冲层关系的平面图。此外，图1的剖面是沿图2的X-X线的剖面。
如图1所示，根据本实施例的半导体装置包括半导体层10。作为半导体层10可以使用单结晶硅基板，该半导体层(SOISiliconon Insulator绝缘硅)设置在绝缘层上，而且可以使用该半导体层是硅层、锗层、及硅锗层的基板。
在半导体层10上设有元件分离绝缘层20。可通过STI法、LOCOS法、以及半埋入式LOCOS法形成元件分离绝缘层20。图1中示出的是通过STI法形成的元件分离绝缘层20。
第一元件区10A是设于电极垫94下方的区域。在本实施方式涉及的半导体装置中，第一元件区10A的外侧还设有第二元件区10B。
在第一元件区10A中设有MIS(Metal Insulator Semiconductor金属绝缘半导体)晶体管30。MIS晶体管30包括栅极绝缘层32、设于栅极绝缘层32上的栅电极34、和设于半导体层10中的杂质区36。杂质区36构成源极区或漏极区。栅电极34例如由多晶硅层、或复晶矽化物层(polycide layer)等构成。虽在图1中未进行图示，但MIS晶体管30可包括侧壁绝缘层。
在第二元件区10B中设有高压MIS晶体管100。具体而言，在第二元件区10B中设置具有LOCOS补偿结构的MIS晶体管100。MIS晶体管100包括设于半导体层10中、用于缓和电场的补偿绝缘层22、设于半导体层10上的栅极绝缘层102、设于补偿绝缘层22的局部上以及栅极绝缘层102上的栅电极104、和设于栅电极104外侧的半导体层中的构成源极区或漏极区的杂质区106。在补偿绝缘层22下设有补偿杂质区108，补偿杂质区108具有与杂质区106相同的导电型，且杂质浓度低。
在MIS晶体管100中，栅电极104的两端部(两侧面)设于补偿绝缘层22上。因此，与形成于第一元件区10A的MIS晶体管30相比，更难使应力波及到半导体层10，从而能够抑制栅极绝缘层102的劣化。
虽然起因于电极垫94而产生的压力容易波及到第二元件区10B，但由于在该第二元件区10B中形成有具有LOCOS补偿结构的机械强度大的MIS晶体管100，因而能够解决这种问题，提高MIS晶体管的集成度。
在MIS晶体管30、100的上面，依次设有第一层间绝缘层50、第二层间绝缘层60、第三层间绝缘层70、第四层间绝缘层80以及第五层间绝缘层90。层间绝缘层50至层间绝缘层90可使用公知的一般性材料。在第一层间绝缘层50上设有具有预定图案的布线层62，通过接触层54将布线层62和MIS晶体管30的杂质区36电连接。同样，在第二至第五的各层间绝缘层60、70、80、90上设有具有预定图案的布线层(未图示)。
在第二层间绝缘层60上设有第一缓冲层72。同样，在第三层间绝缘层70上设有第二缓冲层82。在第四层间绝缘层80上设有第三缓冲层92。第一至第三缓冲层72、82、92分别由以与形成于相同层的布线层(未图示)相同的步骤形成的金属层构成。作为金属层，可使用铝、铜等公知金属。
在第五层间绝缘层90上设有平面形状为矩形的电极垫94。此外，在第五层间绝缘层90上还形成有钝化层96。钝化层96上形成有使电极垫94的至少一部分露出的开口98。如图1及图2所示，开口98也可以形成为只使电极垫94的中央区域露出。即，钝化层96可以形成为覆盖电极垫94的外周边缘部。例如，钝化层96可以由SiO2、SiN、聚酰亚胺树脂等形成。此外，在根据本实施例的半导体装置中，所说的电极垫包含设有开口98的区域，而且是比布线部更宽的区域。并且，可在开口98处形成凸起(未图示)。
下面，对缓冲层进行详细说明。
在本实施例中，将缓冲层设置成在俯视时，与至少一部分的电极垫94的端部重叠。
在图示的例子中，将第一至第三缓冲层72、82、92配置成在俯视时，至少与电极垫94的轮廓线重叠。在本实施例中，如图2所示，缓冲层72、82、92呈平面形状为矩形的环状。
关于缓冲层72、82、92形成的范围，可将至少包含从电极垫94的端部朝外侧(与开口98相反的一侧)具有相当于钝化层96的膜厚距离的范围的区域作为形成缓冲层72、82、92的区域。例如，该区域可以是从电极垫94的端部朝外侧具有1.5μm至2.0μm距离这样的范围的区域。将缓冲层设置在该区域内的理由如下。
首先，由于设有电极垫94，所以在电极垫94的端部所位于的层间绝缘层上会有应力产生。随后，由于再在电极垫94上设置凸起(未图示)，所以进一步施加由凸起的内部应力引起的持续应力。受到这些应力的影响，在层间绝缘层上，从这些应力产生的位置(电极垫94的端部)开始产生裂缝。这种裂缝往往会一直形成至最下层的层间绝缘层，引起设于该区域的半导体元件的特性变动。例如，如果在该区域中设有MIS晶体管时，会使栅极绝缘层劣化，并使漏泄电流增大。
而且，钝化层96并非是设置在上表面的高度均一的表面上，随着电极垫94的形状会有坡度(高低平面的差异)产生。在该坡度位于的区域内，例如，在进行COF(Chip On Film复金薄膜)安装的情况下，当通过设于薄膜的连接线(引线)而与凸起相连接时，由该接触、接合所引起的压力容易集中，这也是促使层间绝缘层上产生裂缝的一个原因。并且，该坡度容易产生在从电极垫94的端部向外侧具有大致相当于钝化层96的膜厚距离的位置。考虑到上述问题，可以规定缓冲层72、82、92的形成区域的范围。本实施例的缓冲层不仅可以从电极垫94的端部朝外侧连续配置，而且还可以朝内侧连续配置。总之，根据本实施例的缓冲层可以在因受电极垫94的影响而可能产生裂缝等问题的区域内形成。
根据本实施例，通过形成缓冲层72、82、92便可以解决上述问题。即，通过将缓冲层72、82、92配置在电极垫94下方的预定位置，从而由上述电极垫94或凸起引起的应力、或者连接凸起和连接线等时所产生的应力被缓冲层72、82、92吸收，因此可防止在层间绝缘层上产生裂缝等问题。并且，由于缓冲层72、82、92由金属层构成，具有所谓的韧性，所以对应力的缓和作用较大。因此，能够将电极垫94的下方作为元件区10A。能够在元件区10A中形成例如MIS晶体管等半导体元件，并且能够提高元件的集成度。
进而，根据本实施例，由于缓冲层72、82、92具有环形形状，中央呈开放状态，因而与不具有开放部的一张板状缓冲层相比，具有以下的优点。
(a)因为可将布线层设于缓冲层72、82、92的内侧，所以提高了布线的设计自由度。
(b)通过加热处理从层间绝缘层中排出气体时，气体可经由开放部放出，所以能够将气体充分地排出。
(c)通过溅射处理等清除注入(充电)到层间绝缘层等中的电荷，从而不会阻碍用于恢复硅基板的结晶性等的氢烧结处理。
(d)由于缓冲层本身的设置面积较小，所以能够减小由该缓冲层引起的压力。
综上所述，在本实施方式涉及的半导体装置中，位于电极垫94下方的半导体层是元件区10A，将缓冲层72、82、92设置在电极垫94下方的预定区域内。由于设置有这些缓冲层72、82、92，所以能够缓和由电极垫94或凸起引起的应力，并且，通过将半导体元件等配置在电极垫94的下方，能够提高集成度，从而提供一种既小型、又能维持可靠性的半导体装置。
接着，参照图3和图4，对本实施方式的缓冲层的变形例进行描述。图3和图4是示意性表示电极垫94和缓冲层92的形状及配置的平面图。在图3及图4所示的例子中，缓冲层92部分地沿电极垫94的轮廓线(端部)配置。
在图3所示的第一变形例中，将缓冲层92配置在电极垫94的拐角部(四个拐角)。当电极垫94为矩形时，在其四个拐角上容易产生应力集中，所以通过在该部分设置缓冲层92，从而以较小面积的缓冲层，即可有效地缓和应力。
在图4所示的第二变形例中，电极垫94呈长方形形状，并且，沿电极垫94的短边配置缓冲层92。根据该例，例如，在通过TAB技术进行安装时，若设于由聚酰亚胺树脂等构成的薄膜上的连接线(引线)的延伸方向是沿着电极垫94的长边方向，则具有以下的优点。即，此时，电极垫94处于在连接线的延伸方向上被拉紧的状态，尤其，压力会施加在电极垫94的短边侧。因此，特别是在电极垫94的短边的端部容易引起在层间绝缘层上产生裂缝这样的问题。在本变形例中，通过将缓冲层92设置在电极垫94的短边侧，从而能够在容易引起可靠性降低的区域确实地缓和应力。
尤其，如图5所示，在实现了微型化的半导体芯片200中，要求电极垫94、开口98以及凸起(未图示)的平面形状为长方形，且需设置数量较多的开口98。在本变形例中，即使半导体装置具有像这样的长方形形状的电极垫94(凸起)，但通过将缓冲层92设置于适当的区域，也可提供一种微型、且可靠性高的半导体装置。
此外，在上述的实施例中，描述了由五层层间绝缘层和五层布线层构成的例子，但也不限定于此，具有层压了大于等于三层的层间绝缘层，并根据该层间绝缘层的层数设置多层布线层这样的结构也可。而且，缓冲层也可以对应于各布线层形成，不仅可以形成一层，而且还可以对应于所选择的多层布线层而形成。从应力缓和的角度出发，优选尽可能地将缓冲层设置在靠近电极垫的位置。
此外，本发明并不限于上述实施方式，可有各种变形。例如，本发明包括与在实施方式中说明的结构实质上相同的结构(例如，作用、方法以及结果相同的结构，或者目的以及结果相同的结构)。并且，本发明还包括调换实施例中说明的结构中的非本质部分的结构。并且，本发明还包括取得与实施方式中说明的结构相同作用效果的结构，或者可以达到相同目的的结构。并且，本发明还包括在实施例说明的结构中添加现有技术的结构。
附图标记说明10半导体层 10A、10B元件区20元件分离绝缘层22补偿绝缘层30MIS晶体管 32栅极绝缘层34栅电极36杂质区50，60，70，80，90层间绝缘层62布线层72，82，92缓冲层94电极垫96钝化层98开口 100MIS晶体管102栅极绝缘层 104栅电极106杂质区 108补偿杂质区
权利要求
1.一种半导体装置，包括半导体层；设于所述半导体层上面的层间绝缘层；设于所述层间绝缘层上面的缓冲层；以及设于所述层间绝缘层上面的电极垫，其中，所述缓冲层设置成在俯视时与至少一部分的所述电极垫的端部重叠。
2.根据权利要求1所述的半导体装置，其中，所述缓冲层设置在从所述电极垫的端部的垂直下方朝外侧的预定范围内，并且，在俯视时所述缓冲层的端部与所述电极垫的端部重叠。
3.根据权利要求1所述的半导体装置，其中，所述缓冲层设置在从所述电极垫的端部的垂直下方朝外侧及朝内侧的预定范围内。
4.根据权利要求2所述的半导体装置，其中，所述缓冲层的形状为环状。
5.根据权利要求1所述的半导体装置，其中，所述缓冲层设置成在俯视时与所述电极垫的拐角重叠。
6.根据权利要求2所述的半导体装置，其中，所述电极垫呈具有短边和长边的长方形形状，所述缓冲层设置成在俯视时与所述短边的端部重叠。
7.根据权利要求1所述的半导体装置，其中，所述缓冲层由金属层构成。
8.根据权利要求2所述的半导体装置，包括钝化层，所述钝化层在所述电极垫的上面，具有使所述电极垫的至少一部分露出的开口，从所述电极垫的端部的垂直下方朝外侧的所述预定范围具有相当于所述钝化层的膜厚的距离。
9.根据权利要求8所述的半导体装置，包括设于所述开口处的凸起。
10.根据权利要求1至9中任一项所述的半导体装置，其中，在所述半导体层上设有元件，在俯视时所述电极垫和所述元件重叠。
11.根据权利要求10所述的半导体装置，其中，所述元件是晶体管。
全文摘要
本发明提供一种可在焊盘的下方设置半导体元件的高可靠性的半导体装置。本发明的半导体装置包括半导体层(10)、设于所述半导体层(10)上面的层间绝缘层(50，60，70，80，90)、设于所述层间绝缘层上面的缓冲层(72，82，92)、以及设于所述层间绝缘层上面的电极垫(94)，其中，所述缓冲层设置成在俯视时与至少一部分的所述电极垫的端部重叠。
文档编号H01L23/485GK1905179SQ20061009951
公开日2007年1月31日 申请日期2006年7月26日 优先权日2005年7月28日
发明者进藤昭则 申请人:精工爱普生株式会社