自我对准的嵌入式相变存储器及其制造方法

专利名称：自我对准的嵌入式相变存储器及其制造方法
技术领域：
本发明涉及使用相变存储材料的高密度存储器件，包括以硫属化物为基础的材料与其它材料，并涉及用以制造这种器件的方法。
背景技术：
以相变为基础的存储材料被广泛地运用于读写光盘中。这些材料包括有至少两种固态相，包括如大部分为非晶态的固态相，以及大体上为结晶态的固态相。激光脉冲用于读写光盘中，以在二种相中切换，并读取这种材料在相变之后的光学性质。
如硫属化物及类似材料的这种相变存储材料，可通过施加其幅度适用于集成电路中的电流，而致使晶相转换。一般而言非晶态的特征是其电阻高于结晶态，该电阻值可轻易测量得到而用以作为指示。这种特性则引发使用可编程电阻材料以形成非易失性存储器电路等兴趣，该电路可用于随机存取读写。
从非晶态转变至结晶态一般为低电流步骤。从结晶态转变至非晶态(以下被称为重置(reset))一般为高电流步骤，其包括一短暂的高电流密度脉冲以融化或破坏结晶结构，其后该相变材料会快速冷却，抑制相变的过程，使得至少部分相变结构得以维持在非晶态。理想状态下，致使相变材料从结晶态转变至非晶态的重置电流幅度应越低越好。欲降低重置所需的重置电流幅度，可通过减低在内存中的相变材料元件的尺寸、以及减少电极与该相变材料的接触面积而达成，因此可针对该相变材料元件施加较小的绝对电流值而达成较高的电流密度。
该领域发展的一种方法致力于在集成电路结构上形成微小孔洞，并使用微量可编程的电阻材料填充这些微小孔洞。致力于这种微小孔洞的专利包括于1997年11月11日公告的美国专利第5,687,112号“Multibit Single Cell Memory Element Having Tapered Contact”、发明人为Ovshinky；于1998年8月4日公告的美国专利第5,789,277号“Method of Making Chalogenide[sic]Memory Device”、发明人为Zahorik等；于2000年11月21日公告的美国专利第6,150,253号“Controllable Ovonic Phase-Change Semiconductor Memory Deviceand Methods of Fabricating the Same”、发明人为Doan等。
在以非常小的尺度制造这些装置、以及欲满足量产存储装置时所需求的严格工艺变量时，则会遭遇到问题。优选地提供一种具有小尺寸以及低重置电流的存储单元(memory cell)结构，以及用以制造这种结构的方法，其可满足量产存储装置时的严格工艺变量规格。更优选地，提供一种制造程序与结构，其与在同一集成电路上制造外围电路兼容。

发明内容
本发明描述一种相变随机存取存储(PCRAM)器件，其适用于量产集成电路。在此所描述的技术，包括存储元件，其包括具有顶侧的第一电极、具有顶侧的第二电极、以及位于第一电极与第二电极之间的绝缘构件。绝缘构件在第一与第二电极之间、接近第一电极的顶侧与第二电极的顶侧处，具有一厚度。薄膜导桥横跨绝缘构件，并定义电极间路径在第一与第二电极之间、横跨绝缘构件处。横跨绝缘构件的电极间路径，具有一路径长度，其由绝缘构件的厚度所定义。为了说明方便，该导桥可视为如保险丝的结构。然而对于相变存储器而言，其并不类似保险丝，而是包括了具有至少两种固态相的硫属化物材料或类似材料，所述两种固态相可通过施加电流在其间或施加电压在第一与第二电极之间而可逆地诱发。
受到相变的存储材料的体积可以非常微小，并由绝缘构件的厚度(x轴的路径长度)、用以形成导桥的薄膜厚度(y轴)、以及导桥中垂直于路径长度的宽度(z轴)所定义。在实施例中，绝缘构件的厚度、以及用以形成导桥的薄膜存储材料的厚度，由薄膜工艺的厚度所定义，并不受限于用以形成该存储单元的两个图案工艺。导桥的宽度小于最小特征尺寸F，该特征尺寸F为在图案化本发明实施例的材料层时所使用的光刻工艺所特有。在一个实施例中，导桥的宽度利用光刻胶修剪技术所定义，其中掩模图案用以定义光刻光刻胶结构在该芯片上、其具有最小特征尺寸F，且该光刻胶结构利用等向性蚀刻进行修剪以达成小于F的特征尺寸。经修剪的光刻胶结构接着被用来转移该较窄图案至存储材料上的绝缘材料层。同时，页可使用其它技术以在集成电路中的一层中形成材料窄线。因此，具有简单构造的相变存储单元，可达成非常微小重置电流与低耗能的目的，并且易于制造。
在本发明所述技术的实施例中，提供存储单元阵列。在该阵列中，多个电极构件以及位于电极构件之间的绝缘构件，在集成电路上形成电极层。该电极层具有上表面，其在本发明某些实施例中为实质上平坦的表面。在成对电极构件之间、横跨绝缘构件的相对应的多个薄膜导桥，在电极层的上表面上形成电极元件。从电极层中的第一电极、穿越电极层上表面的薄膜导桥、而到达电极层中的第二电极的电流路径，形成在该阵列中的每一存储单元之中。
在本发明中，集成电路中的电极层之下的电路，利用公知的用以形成逻辑电路与存储阵列电路的技术而形成，例如互补金氧半导体(CMOS)技术。在一个实施例中，例如晶体管的绝缘器件，具有一终端在电极对中的至少一个第二电极之下，同时一导体在该晶体管的终端与该阵列中的存储单元的第二电极之间，形成连接。根据典型实施例，在电极层下的电路包括多条偏压线(例如共同源极导体)、以及多个绝缘器件。多个绝缘器件具有耦合至该多条偏压线中的一条偏压线的第一终端、第二终端、以及延伸至第二终端与第一电极之间的导体，该第一电极位于该阵列中的一个对应存储单元的电极层中。此外，在电极层之下的电路中，提供有多条字线。该些字线系沿着阵列中的各列而耦合至存储单元的绝缘器件，使得字线上的控制信号可控制存储单元沿着对应各列而连接至多条偏压线。在本发明的一个实施例中，多条偏压线排列紧邻于该阵列中对应成对的列，且多个绝缘器件中，耦合至对应的成对存储单元列的两列绝缘器件，耦合至多条偏压线中的共享偏压线。
在此所述的实施例，整合为集成电路上的嵌入式存储阵列，该集成电路具有一、二、三或多层金属化，或者具有其它图案化导体层。在这样的实施例中，衬底包括集成电路元件，包括多个导体层，其用以连接这些元件中的至少部分元件。多个导体层包括第一层以及特别层，该特别层位于第一层之上，并介于多个图案化导体层中的第一层(或底层)与最后一层(或最顶层)之间。该特别层包括具有上表面的第一电极、具有上表面的第二电极、以及位于第一电极与第二电极之间的绝缘构件，其中特别导体层包括存储结构电极层。同时，绝缘构件利用自我对准工艺而形成在第一电极结构的侧壁上。存储材料导桥形成在特别导体层之上，横跨绝缘构件并接触至第一电极与第二电极。
此外，在本发明的一个阵列实施例中，位于电极层上的电路包括多条位线。在位线位于电极层上的实施例中，电极层中的电极构件用作存储单元的第一电极，并且被共享而使得单一电极构件提供该阵列中同一行的两个存储单元的第一电极。同样地，在本发明的一个实施例中，多条位线沿着阵列中的各行而排列，且在对应行中的两个相邻存储单元共享一接点结构，以接触至该第一电极。
本发明也描述一种制造存储元件的方法。此方法包括形成电极层在衬底上的中间图案导体层中，该衬底包括利用前段工艺所制造的电路。本方法中的电极层具有上表面。该电极层包括第一电极、以及第二电极、以及介于每一待形成的相变存储单元中的第一与第二电极之间的绝缘构件。第一与第二电极、以及绝缘构件延伸至电极层的上表面，且绝缘构件在第一与第二电极的上表面处具有一厚度，如同上述的相变存储单元结构。该方法也包括形成存储材料导桥在电极层的上表面上、横跨每一待形成的存储单元的绝缘构件处。该导桥包括存储材料薄膜，其具有第一侧与第二侧，且该薄膜利用其第一侧而接触至第一与第二电极。该导桥定义电极间路径在第一与第二电极之间、横跨绝缘构件处，电极间路径的路径长度，由绝缘构件的厚度所定义。在本方法的实施例中，在电极层上的存取结构，是通过形成图案化导电层在该导桥上、并在第一电极与图案化导电层之间形成接触而形成。
在该制造方法的实施例中，该电极层由以下的多个步骤所形成形成电介质层在衬底上；形成第一导电层在电介质层之上；在第一导电层中蚀刻图案，该图案包括介于暴露该衬底的叠层之间的区域、以及位于衬底上的叠层包括电介质层的剩余部分以及第一导电层的剩余部分，该叠层具有侧壁；形成侧壁电介质层在该叠层上、并蚀刻侧壁电介质层以形成侧壁间隔物在叠层的侧壁上；形成第二导电层在叠层、侧壁间隔物以及叠层之间的区域上；以及利用化学机械研磨或其它方法研磨该第二导电层，以定义该电极层，其中该侧壁间隔物暴露在上表面并用作绝缘构件，第一导电层在叠层中的部分暴露在上表面并用作第一电极，以及位于叠层之间的区域并暴露在上表面的第二导电层部分用作第二电极。
在该制造方法的一个实施例中，该存储材料导桥利用下述的多个步骤所制造形成存储材料层在电极层的上表面上；形成一层光刻胶材料在存储材料层上；利用光刻工艺图案化该光刻胶材料层，以定义条状结构；修剪该条状结构的宽度以定义更窄、经修剪的光刻胶材料条在存储材料层之上；蚀刻存储材料层中、未被该更窄光刻胶材料条所保护的部分，以形成存储材料条；以及图案化存储材料条以定义该导桥。
本发明所描述的用以形成导桥的方法，用于PCRAM中的存储单元，并可用以制造其它功能的非常微小的导桥。具有非常微小的导桥结构的纳米科技器件，利用相变材料以外的材料如金属、电介质、有机材料、半导体等而形成。
以下详细说明本发明的结构与方法。本发明内容说明章节目的并非在于定义本发明。本发明由权利要求书所定义。举凡本发明的实施例、特征、目的及优点等将可透过下列说明权利要求书及附图获得充分了解。


图1示出相变存储元件薄膜导桥的实施例；图2示出图1的相变存储元件薄膜导桥中的电流路径；图3示出图1中的相变存储元件薄膜导桥的主动区域；图4示出图1中的相变存储元件薄膜导桥的尺寸；图5示出一对相变存储元件的结构，包括位于电极层下的存取电路、以及位于电极层上的位线；图6为示出图5中的结构的平面图；图7为示出存储阵列的示意图，其包括相变存储元件；图8为包括有薄膜相变存储阵列与其它电路的集成电路器件的方块图；图9为衬底的剖面图，其包括有从前段工艺所制造的存取电路，该衬底由用以制造图5的相变存储元件结构的方法而制成；图10为用以形成图5的电极层的工艺的初始步骤剖面图；图11A与11B为示出用以图案化图10的结构的步骤平面图与剖面图，其中形成图5结构的电极层中的电极叠层；图12为示出用以在图11B中的电极叠层上形成侧壁绝缘体的对应步骤剖面图；图13为示出用以在图12的结构上形成一层导体材料的对应步骤剖面图；图14为示出用以研磨图13中的导体材料与侧壁绝缘体的对应步骤剖面图；图15为示出用以形成相变材料薄膜层与保护覆盖层在图14的结构上的对应步骤剖面图；图16A与16B为示出针对图15中的相变材料薄膜层进行图案化的平面图与剖面图，其中在相变材料上形成了条状光刻胶；
图17A与17B为示出用以图案化图15中的相变材料薄膜层的平面图与剖面图，其中显示蚀刻图16A与16B中的条状光刻胶以形成更窄的条状光刻胶；图18A与18B为示出根据图17A与17B中的光刻胶图案而针对相变材料薄膜层进行蚀刻后的相变材料条的平面图与剖面图；图19A与19B为示出针对图18A与18B中的相变材料条进行图案化的平面图与剖面图，其用以形成相变材料导桥在电极层上；图20A与20B为示出根据图19A与19B的图案而进行蚀刻后的相变材料导桥的平面图与剖面图；图21为示出在图20A与20B所示的结构(包括电极层与相变材料导桥)上形成电介质填充层的步骤剖面图；图22A与22B为示出在电介质填充层内形成导电栓塞以接触至图21结构中的导桥的平面图与剖面图；图23为示出用以在图22A与22B的结构上形成图案化导电层结构的步骤剖面图；图24A-24E示出用以研磨电极层的替代工艺，对应于图14所示的工艺；图25A与25B示出用以制造自我对准存储导桥与电极结构的一组工艺的第一步骤，其使用了掩模修剪技术；图26A与26B示出用以制造自我对准存储导桥与电极结构的一组工艺的第二步骤，其使用了掩模修剪技术；图27A与27B示出用以制造自我对准存储导桥与电极结构的一组工艺的第三步骤，其使用了掩模修剪技术；图28A与28B示出用以制造自我对准存储导桥与存储结构的一组工艺的第一步骤，其利用了导桥侧壁掩模；图29A与29B示出用以制造自我对准存储导桥与存储结构的一组工艺的第二步骤，其利用了导桥侧壁掩模；
图30A与30B示出用以制造自我对准存储导桥与存储结构的一组工艺的第三步骤，其利用了导桥侧壁掩模；图31A与31B示出用以制造自我对准存储导桥与存储结构的一组工艺的第四步骤，其利用了导桥侧壁掩模；图32A与32B示出用以制造自我对准存储导桥与存储结构的一组工艺的第五步骤，其利用了导桥侧壁掩模；图33示出用以制造自我对准存储导桥与存储结构的一组工艺的第六步骤，其利用了导桥侧壁掩模；图34A与34B示出用以制造存储材料导桥的一组工艺的第一步骤，其使用了镶嵌工艺；图35A与35B示出用以制造存储材料导桥的一组工艺的第二步骤，其使用了镶嵌工艺；图36示出用以制造存储材料导桥的一组工艺的第三步骤，其使用了镶嵌工艺；图37示出用以制造存储材料导桥的一组工艺的第四步骤，其使用了镶嵌工艺；图38示出用以制造存储材料导桥的一组工艺的第五步骤，其使用了镶嵌工艺；图39A与39B示出用以制造存储材料导桥的一组工艺的第六步骤，其使用了镶嵌工艺；图40示出用以制造存储材料导桥的一组工艺的第一步骤，其使用了替代镶嵌工艺；图41A与41B示出用以制造存储材料导桥的一组工艺的第二步骤，其使用了替代镶嵌工艺；图42A与43B示出用以制造存储材料导桥的一组工艺的第三步骤，其使用了替代镶嵌工艺；图43A与43B示出用以制造存储材料导桥的一组工艺的第四步骤，其使用了替代镶嵌工艺；图44A与44B示出用以制造存储材料导桥的一组工艺的第五步骤，其使用了替代镶嵌工艺；图45示出用以制造存储材料导桥的一组工艺的第六步骤，其使用了替代镶嵌工艺；图46示出用以制造存储材料导桥的一组工艺的第七步骤，其使用了替代镶嵌工艺；图47为示出用以形成窄材料导桥的一组工艺的第一步骤，其利用双侧侧壁掩模工艺；图48示出用以形成窄材料导桥的一组工艺的第二步骤，其利用双侧侧壁掩模工艺；图49示出用以形成窄材料导桥的一组工艺的第三步骤，其利用双侧侧壁掩模工艺；图50示出用以形成窄材料导桥的一组工艺的第四步骤，其利用双侧侧壁掩模工艺；图51示出用以形成窄材料导桥的一组工艺的第五步骤，其利用双侧侧壁掩模工艺；图52示出用以形成窄材料导桥的一组工艺的第六步骤，其利用双侧侧壁掩模工艺；图53示出用以形成窄材料导桥的一组工艺的第七步骤，其利用双侧侧壁掩模工艺；图54A与54B示出用以形成窄材料导桥的一组工艺的第八步骤，其利用双侧侧壁掩模工艺；图55示出用以形成本发明的存储元件的电极层的双镶嵌工艺的第一步骤；图56示出用以形成本发明的存储元件的电极层的双镶嵌工艺的第二步骤；
图57示出用以形成本发明的存储元件的电极层的双镶嵌工艺的第三步骤；图58示出用以形成本发明的存储元件的电极层的双镶嵌工艺的第四步骤；图59示出用以形成本发明的存储元件的电极层的双镶嵌工艺的第五步骤；图60图示出用以形成本发明的存储元件的电极层的双镶嵌工艺的第六步骤；图61示出用以形成本发明的存储元件的电极层的双镶嵌工艺的第七步骤；图62示出用以形成本发明的存储元件的电极层的双镶嵌工艺的第八步骤；图63示出用以形成本发明的存储元件的电极层的双镶嵌工艺的第九步骤；图64示出用以形成本发明的存储元件的电极层的双镶嵌工艺的第十步骤；图65示出用以形成本发明的存储元件的电极层的双镶嵌工艺的第十一步骤；图66示出图65的结构的替代视图；图67示出用以形成自我对准接点的前段工艺的第一步骤，其实施了发明的存储结构；图68示出用以形成自我对准接点的前段工艺的第二步骤，其实施了发明的存储结构；图69示出用以形成自我对准接点的前段工艺的第三步骤，其实施了发明的存储结构；图70示出用以形成自我对准接点的前段工艺的第四步骤，其实施了发明的存储结构；
图71示出用以形成自我对准接点的前段工艺的第五步骤，其实施了发明的存储结构；图72示出使用图71的存储结构的阵列结构；图73示出用以制造具有多导体层的嵌入式存储器的替代实施例中的一个步骤；图74示出用以制造嵌入式存储器的替代实施例中的一个步骤，其包括在层间电介质层之中的电极沟槽蚀刻；图75示出用以制造嵌入式存储器的替代实施例中的一个步骤，包括顺形沉积绝缘薄膜的结果；图76示出用以制造嵌入式存储器的替代实施例中的一个步骤，包括在层间电介质层中的电极构件的沉积与平坦化结果；图77示出用以制造嵌入式存储器的替代实施例中的一个步骤，包括相变材料层与保护覆盖层的沉积结果；图78示出用以制造嵌入式存储器的替代实施例中的一个步骤，包括相变材料层的图案化，以定义相变导桥；图79示出用以制造嵌入式存储器的替代实施例中的一个步骤，包括沉积层间电介质填充的结果；图80示出用以制造嵌入式存储器的替代实施例中的一个步骤，包括在层间电介质填充之中形成图案化导体的结果；图81示出用以定义在图74中的电极沟槽的掩模布图；图82示出用以定义图78中的相变导桥的掩模布图；图83示出用以定义过孔的掩模布图，该过孔用以接触至图80的电极。
具体实施例方式
本发明之薄膜相变存储单元、这种存储单元所形成的阵列、以及用以制造该存储单元的方法，参照图1-83而做详细的叙述。
图1示出存储单元10的基本结构，包括位于电极层之上的存储材料导桥11，其包括第一电极12、第二电极13、以及位于第一电极12与第二电极13之间的绝缘构件14。如图所示，第一与第二电极12、13具有上表面12a与13a。相同地，也具有上表面14a。在该实施例中，在电极层中的这些结构的上表面12a、13a、14a，定义了电极层的实质上平坦的上表面。存储材料导桥11位于电极层的平坦上表面之上，使得在第一电极12与导桥11之间、以及位于第二电极13与导桥11之间的接触，由导桥11的底侧所达成。
图2示出在第一电极12、导桥11、以及第二电极13之间的电流路径15，其由存储单元结构所形成。存取电路的实施方式可以以多种结构接触至第一电极12与第二电极13，以控制存储单元的操作，使得其可被编程而将导桥11设定于两种固态相之一，这两种固态相可利用存储材料而可逆地实施。举例而言，使用含硫属化物的相变存储材料，该存储单元可被设定至相对高的电阻态，其中该导桥在电流路径中的至少一部分为非晶态，或该存储单元可被设定至相对低的电阻态，其中该导桥在电流路径中的至少一部分为结晶态。
图3示出在导桥11中的有源沟道16，其中有源沟道为相变存储单元中、材料被诱发以在至少两种固态相中切换的区域。可以理解的是，该有源沟道16可以制造得非常微小，减少用以诱发相变所需要的电流幅度。
图4示出存储单元10的重要尺寸。有源沟道的长度L(x轴)由绝缘构件14介于第一电极12与第二电极13之间的厚度所定义。该长度L可通过控制存储单元实施例中的绝缘壁14的厚度而控制。在典型实施例中，绝缘壁14的厚度可以利用薄膜沉积技术而形成薄侧壁电介质在电极叠层的侧面而形成。因此，在存储单元的实施例中，具有小于100nm的沟道长度L。在其它实施例中，沟道长度L为40nm或以下。在其它实施例中，该沟道长度小于20nm。可以理解的是，沟道长度甚至可以远小于20nm，其可视特定应用的需求，而利用如原子层沉积技术等薄膜沉积技术达成。
相似地，在存储单元实施例中的导桥厚度T(y轴)可以非常微小。导桥厚度T可通过使用薄膜沉积技术而形成在第一电极12、绝缘壁14、以及第二电极13的上表面上。因此，在存储单元实施例中，导桥厚度T为50nm以下。在其它存储单元的实施例中，导桥厚度为20nm以下。在其它实施例中，导桥厚度T为10nm以下。可以了解的是，导桥厚度T甚至可以利用如原子层沉积技术等而小于10nm，视特定应用的需求而定，只要该厚度可令导桥执行其存储元件的目的即可，即具有至少两种固态相、且可逆地由电流或施加至第一与第二电极之间的电压所诱发。
如图4所示，导桥宽度W(z轴)也非常微小。在优选实施例中，该导桥宽度W小于100nm。在某些实施例中，导桥宽度为40nm以下。
存储单元的实施例包括以相变为基础的存储材料所构成的导桥11，相变材料可包括硫属化物为基础的材料以及其它材料。硫属化物包括下列四种元素中的任何一种氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI族的部分。硫属化物包括将硫属元素与更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其它物质如过渡金属等结合。硫属化合物合金通常包括一个以上选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变为基础的存储材料已经被描述于技术文件中，包括下列合金镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。该成分可以下列特征式表示TeaGebSb100-(a+b)。
一位研究员描述了最有用的合金为，在沉积材料中所包含的平均碲浓度远低于70％，典型地低于60％，并在一般形式的合金中的碲含量范围从最低23％至最高58％，且最佳介于48％至58％的碲含量。锗的浓度高于约5％，且其在材料中的平均范围从最低8％至最高30％，一般低于50％。最佳地，锗的浓度范围介于8％至40％。在该成分中所剩下的主要成分则为锑。上述百分比为原子百分比，其为所有组成元素加总为100％。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，“Potential of Ge-Sb-Te Phase-change Optical Disksfor High-Data-Rate Recording”，SPIE v.3 109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成相变合金，其包括有可编程的电阻性质。可使用的存储材料的特殊例子，如Ovshinsky‘112专利中栏11-13所述，其例子在此系列入参考。
相变合金能在该单元的有源沟道区域内依其位置顺序在材料为一般非晶状态的第一结构状态与为一般结晶固体状态的第二结构状态之间切换。这些合金至少为双稳定态。此词汇“非晶”用以指称相对较无次序的结构，其较之单晶更无次序性，而带有可检测的特征如较之结晶态更高的电阻值。此词汇“结晶态”用以指称相对较有次序的结构，其较之非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型地，相变材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特中包括，原子次序、自由电子密度、以及活化能。该材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。该材料中的电性质也可能随之改变。
相变合金可通过施加电脉冲而从一种相态切换至另一相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变材料的相态改变成大体为非晶态。较长、较低幅度的脉冲倾向于将相变材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量够大，因此足以破坏结晶结构的键结，同时够短因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可决定特别适用于特定相变合金的适当脉冲量变曲线。在本文的后续部分，该相变材料以GST代称，同时我们也需了解，也可使用其它类型的相变材料。在本文中所描述的一种适用于PCRAM中的材料，为Ge2Sb2Te5。
可用于本发明其它实施例中的其它可编程的存储材料包括，掺杂N2的GST、GexSby、或其它以不同结晶态转换来决定电阻的物质；PrxCayMnO3、PrSrMnO3、ZrOx、TiOx、NiOx、WOx、经掺杂的SrTiO3或其它利用电脉冲以改变电阻状态的材料；或其它使用电脉冲以改变电阻状态的物质；TCNQ(7，7，8，8-tetracyanoquinodimethane)、PCBM(methanofullerene 6，6-phenyl C61-butyric acid methyl ester)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、以其它物质掺杂的TCNQ、或任何其它聚合物材料，其包括有以电脉冲而控制的双稳定或多稳定电阻态。
接着简单描述四种电阻性存储材料。第一种为硫属化物材料，例如GexSbyTez，其中x∶y∶z＝2∶2∶5，或其它成分为x0～5；y0～5；z0～10。以氮、硅、钛或其它元素掺杂的GeSbTe也可被使用。
一种用以形成硫属化物材料的例示方法，利用PVD溅镀或磁电管(Magnetron)溅镀方式，其反应气体为氩气、氮气、和/或氦气、压力为1mTorr至100mTorr。该沉积步骤一般在室温下进行。长宽比为1～5的准直器(collimater)可用以改良其填入性能。为了改善其填入性能，也可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境中进行沉积后退火处理，以改良硫属化物材料的结晶态。该退火处理的温度典型地介于100℃至400℃，而退火时间则小于30分钟。
硫属化物材料的厚度随着单元结构的设计而定。一般而言，厚度大于8nm的硫属化物可以具有相变特性，使得该材料展现至少双稳定的电阻态。
第二种适合用于本发明实施利中的存储材料为超巨磁阻(CMR)材料，例如PrxCayMnO3，其中x∶y＝0.5∶0.5，或其它成分为x0～1；y0～1。包括有锰氧化物的超巨磁阻材料也可被使用。
用以形成超巨磁阻材料的例示方法，利用PVD溅镀或磁电管溅镀方式，其反应气体为氩气、氮气、和/或氦气、压力为1mTorr至100mTorr。该沉积步骤的温度可介于室温至600℃，视后处理条件而定。长宽比为1～5的准直器(collimater)可用以改良其填入性能。为了改善其填入性能，也可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器也是可行的。可施加数十高斯(Gauss)至1特司拉(tesla，10,000高斯)之间的磁场，以改良其磁结晶态。
可以选择性地在真空中或氮气或氧气/氮气混合环境中进行沉积后退火处理，以改良超巨磁阻材料的结晶态。该退火处理的温度典型地介于400℃至600℃，而退火时间则小于2小时。
超巨磁阻材料的厚度随着存储单元结构的设计而定。厚度介于10nm至200nm的超巨磁阻材料，可被用作核心材料。YBCO(YBACuO3，一种高温超导体材料)缓冲层通常被用以改良超巨磁阻材料的结晶态。该YBCO的沉积在沉积超巨磁阻材料之前进行。YBCO的厚度介于30nm至200nm。
第三种存储材料为双元素化合物，例如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等，其中x∶y＝0.5∶0.5，或其它成分为x0～1；y0～1。用以形成该存储材料的例示方法，利用PVD溅镀或磁电管溅镀方式，其反应气体为氩气、氮气、和/或氦气、压力为1mTorr至100mTorr，其标靶金属氧化物为如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等。该沉积步骤一般在室温下进行。长宽比为1～5的准直器可用以改良其填入性能。为了改善其填入性能，也可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理，以改良金属氧化物内的氧原子分布。该退火处理的温度典型地介于400℃至600℃，而退火时间则小于2小时。
一种替代性的形成方法利用PVD溅镀或磁电管溅镀方式，其反应气体为氩气/氧气、氩气/氮气/氧气、纯氧、氦气/氧气、氦气/氮气/氧气等，压力为1mTorr至100mTorr，其标靶金属氧化物为如Ni、Ti、Al、W、Zn、Zr、Cu等。该沉积步骤一般在室温下进行。长宽比为1～5的准直器可用以改良其填入性能。为了改善其填入性能，也可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理，以改良金属氧化物内的氧原子分布。该退火处理的温度典型地介于400℃至600℃，而退火时间则小于2小时。
另一种形成方法，使用高温氧化系统(例如高温炉管或快速热处理(RTP))进行氧化。该温度介于200℃至700℃、以纯氧或氮气/氧气混合气体，在压力为数mTorr至一大气压下进行。进行时间可从数分钟至数小时。另一氧化方法为等离子体氧化。无线射频或直流电压源等离子体与纯氧或氩气/氧气混合气体、或氩气/氮气/氧气混合气体，在压力为1mTorr至100mTorr下进行金属表面的氧化，例如Ni、Ti、Al、W、Zn、Zr、Cu等。该氧化时间从数秒钟至数分钟。氧化温度从室温至约300℃，视等离子体氧化的程度而定。
第四种存储材料为聚合物材料，例如掺杂有铜、碳六十、银等的TCNQ，或PCBM-TCNQ混合聚合物。一种形成方法利用热蒸发、电子束蒸发、或分子束外延系统(MBE)进行蒸发。固态TCNQ以及掺杂物丸在单独室内进行共蒸发。该固态TCNQ以及掺杂物丸置于钨船或钽船或陶瓷船中。接着施加大电流或电子束，以熔化反应物，使得这些材料混合并沉积在晶圆之上。此处并未使用反应性化学物质或气体。该沉积作用在压力为10-4Torr至10-10Torr下进行。晶圆温度介于室温至200℃。
可以选择性地在真空中或氮气环境中进行沉积后退火处理，以改良聚合物材料的成分分布。该退火处理的温度典型地介于室温至300℃，而退火时间则小于1小时。
另一种用以形成一层以聚合物为基础的存储材料的技术，使用旋转涂布机与经掺杂的TCNQ溶液，转速低于1000rpm。在旋转涂布之后，该晶圆静置(典型地在室温下，或低于200℃的温度)一足够时间以利固态的形成。该静置时间可介于数分钟至数天，视温度以及形成条件而定。
图5示出PCRAM单元的结构。这些单元形成在半导体衬底20之上。例如浅沟槽绝缘电介质(STI)(未示)等的绝缘结构，隔离了成对的存储单元存取晶体管列。该存取晶体管在P型衬底20之中，以n型终端26用作共同源极区域、以及n型终端25、27用作漏极终端。多晶硅字线23、24作为存取晶体管的栅极。电介质填充层(未示出)形成在多晶硅字线之上。该层为图案化的导电结构，包括共同源极线28，其接触至源极区域26，并沿着阵列中的一列而用作共同源极线。栓塞结构29、30分别接触至漏极终端25、26。填充层(未示出)、共同源极线28、以及栓塞结构29、30均具有大致平坦的上表面，或者适合用作形成电极层31的衬底。
电极层31包括电极构件32、33、34、其由如绝缘栅35a、35b等绝缘构件而与彼此分隔，以及基底构件39，其中绝缘栅由如下所述的侧壁工艺所形成。在本实施例的结构中，基底构件可厚于绝缘栅35a、35b，并将电极构件33与共同源极线28隔离。举例而言，基底构件的厚度可以介于80到140nm之间，而绝缘栅则远窄于此，因为必须减少在源极线28与电极构件33之间的电容耦合。在本实施例中，绝缘栅35a、35b在电极构件32、34的侧壁上包括薄膜电介质材料，其在电极层31表面的厚度由侧壁上的薄膜厚度所决定。
薄膜存储材料导桥36(例如GST)位于电极层31之上的一侧、横跨绝缘侧壁35a而形成第一存储单元，同时薄膜存储材料导桥37(例如GST)位于电极层31之上的另一侧、横跨绝缘栅35b而形成第二存储单元。
电介质填充层(未示出)位于薄膜导桥36、37之上。电介质填充层包括二氧化硅、聚酰亚胺、氮化硅、或其它电介质填充材料。在实施例中，该填充层包括相当良好的热与电绝缘体，提供导桥良好的热与电绝缘效果。钨栓塞38接触至电极构件33。包括有金属或其它导电材料(包括在阵列结构中的位线)的图案化导电层40，位于电介质填充层之上，并接触至栓塞38以建立对于对应至薄膜导桥36与37的存储单元的存取。
图6示出在图5中的半导体衬底20上的结构，以布图的方式呈现。因此，字线23、24的排列实质上平行于共同源极线28，沿着存储单元阵列中的共同源极线而排列。栓塞29、30分别接触至半导体衬底内的存取晶体管的终端、以及电极构件32、34的底侧。薄膜存储材料导桥36、37位于电极构件32、33、34之上，且绝缘栅35a、35b分隔这些电极构件。栓塞38接触至位于导桥36与37之间的电极构件33、以及在图案化导电层40之下的金属位线41(在图6中为透明)的底侧。金属位线42(非透明)也显示在图6中，以强调该结构的阵列布图。
在操作中，对应于导桥36的存储单元的存取，是通过施加控制信号至字线23而达成，字线23将共同源极线28经由终端25、栓塞29、以及电极构件32而耦接至薄膜导桥36。电极构件33经由接触栓塞38而耦接至在图案化导电层中的一条位线。相似地，对应于导桥37的存储单元的存取，是通过施加一控制信号至字符线24而达成。
可以了解的是，在图5与6的结构中可以使用多种不同材料。举例而言，可使用铜金属化。其它类型的金属化如铝、氮化钛、以及含钨材料等，也可被使用。同时，也可使用如经掺杂的多晶硅等非金属导电材料。在所述实施例中所使用的电极材料，优选为氮化钛或氮化钽。或者，该电极可为氮化铝钛或氮化铝钽、或可包括一个以上选自下列组中的元素钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、以及钌(Ru)、以及由上述元素所构成的合金。电极间绝缘栅35a、35b可为二氧化硅、氮氧化硅、氮化硅、氧化铝、或其它低介电常数的电介质。或者，电极间绝缘层可包括一个以上选自下列组的元素硅、钛、铝、钽、氮、氧、以及碳。
图7为示出存储阵列的示意图，其可参考图5与6所做的描述而实施。因此，图7中的标号对应于图5与6中的标号。可以了解的是，图7中所示的阵列结构可利用其它单元结构而实施。在图7的说明中，共同源极线28、字线23、与字线24、大致上平行于Y轴。位线41与42大致上平行于X轴。因此，在方块45中的Y译码器以及字线驱动器，耦接至字线23、24。在方块46中的X译码器以及一组感测放大器，则耦接至位线41、42。共同源极线28耦接至存取晶体管50、51、52、53的源极终端。存取晶体管50的栅极耦接至字线23。存取晶体管51的栅极耦接至字线24。存取晶体管52的栅极耦接至字线23。存取晶体管53的栅极耦接至字线24。存取晶体管50的漏极耦接至电极构件32以连接导桥36，导桥36则接着耦接至电极构件33。相似地，存取晶体管51的漏极耦接至电极构件34以连接导桥37，导桥37则接着耦接至电极构件33。电极构件33耦接至位线41。为了图解方便，电极构件33与位线41位于不同位置。可以理解的是，在其它实施例中，不同存储单元导桥可使用不同的电极构件。存取晶体管52与53也在位线42上耦接至相对应的存储单元。图中可见，共同源极线28由两列存储单元所共享，其中的列沿着Y轴而排列。相似地，电极构件33被阵列中一行的两个存储单元所共享，而在阵列中的行则是沿着X轴排列。
图8为根据本发明实施例的集成电路的简化方块图。集成电路75包括存储阵列60，其利用薄膜相变存储单元而建立在半导体衬底上。列译码器61耦接至多条字线62，并沿着存储阵列60中的各列而排列。行译码器63耦接至多条位线64，这些位线沿着存储阵列60中的各行而排列，并用以从阵列60中的多栅极存储单元读取并编程数据。地址从总线65提供至行译码器63以及列译码器61。在方块66之中的感测放大器以及数据读入(data-in)线路，经由数据总线67而耦接至行译码器63。数据从集成电路衬底75上的输入/输出端口、或从集成电路75的其它内部或外部数据来源，经由数据输入线路71而提供至方块66的数据输入结构。在所述实施例中，该集成电路包括其它电路74，如通用处理器或专用应用电路、或以薄膜相变存储单元阵列所支持而可提供系统单芯片(system on a chip)功能的整合模块。数据从方块66中的感测放大器经由数据输出线路72，而传送至集成电路75的输入/输出端口，或传送至集成电路75内部或外部的其它数据目的。
在本实施例中使用偏压安排状态机制69的控制器，控制偏压安排供给电压68的应用，例如读取、编程、擦除、擦除确认与编程确认电压等。该控制器可使用公知的专用逻辑电路。在替代实施例中，该控制器包括通用处理器，其可应用于同一集成电路中，该集成电路执行计算机程序而控制该器件的操作。在又一实施例中，该控制器使用专用逻辑电路以及通用处理器的组合。
图9示出在前段工艺之后的结构99，形成标准CMOS元件在所示的实施例中，其对应于图7所示阵列中的字线、源极线、以及存取晶体管。在图9中，源极线106覆盖半导体衬底中的掺杂区103，其中掺杂区103对应于图中左侧的第一存取晶体管、以及图中右侧的第二存取晶体管的源极终端。在该实施例中，源极线106延伸至结构99的上表面。在其它实施例中，该源极线并不完全延伸至表面。掺杂区104对应于该第一存取晶体管的漏极。包括有多晶硅107、以及硅化物覆盖层108的字线，作为该第一存取晶体管的栅极。电介质层109位于该多晶硅107以及硅化物覆盖层108之上。栓塞110接触该该掺杂区104，并提供导电路径至该结构99的表面，而以后述方式连接至存储单元电极。掺杂区105作为第二存取晶体管的漏极终端。包括有多晶硅线111、以及硅化物盖(未标示)的字线作为该第二存取晶体管的栅极。栓塞112接触至掺杂区105并提供导电路径至结构99的上表面，而以后述的方式连接至存储单元电极。隔离沟槽101、102将该联结至栓塞110与112的双晶体管结构、与相邻的双晶体管结构分隔开来。在左侧的掺杂区115之上，示出字线多晶硅117以及栓塞114。在右侧掺杂区116之上，示出字线多晶硅118与栓塞113。在图9中的结构99提供用以形成存储单元元件的衬底，包括第一与第二电极、以及存储材料导桥，如下所详述。
图10示出该工艺的下一步骤，其中包括有氮化硅(SiN)或其它材料的薄电介质层120，形成在结构99的表面上。接着，如氮化钛(TiN)的导电电极材料层121形成在电介质层120上。
图11A与11B示出该工艺的下一步骤，其中导电电极层121以及电介质层120经图案化以在结构99的表面上定义电极叠层130、131、132(在第11A图中的131a、132a、133a)。在一个实施例中，电极叠层由掩模光刻步骤所定义，该步骤产生图案化的光刻胶层，接着进行公知的尺寸测量与确定步骤，并接着蚀刻用以形成层121与120的氮化钛与氮化硅。该叠层具有侧壁133与134。
图12示出该工艺的下一步骤，其中电介质侧壁140、141、142、143先通过形成与该叠层及叠层的侧壁顺形的薄膜电介质层(未示出)在叠层130、131、132的侧壁上、接着非等向性地蚀刻该薄膜电介质层以将其从叠层之间以及叠层表面的区域移除，而残留形成在侧壁上。在该工艺的实施例中，用以形成侧壁140、141、142、143的材料包括氮化硅或其它电介质材料，例如二氧化硅、氮氧化硅、氧化铝等。
图13示出该工艺的下一步骤，其中第二电极材料层150形成在叠层130、131、132以及侧壁140、141、142、143之上。该电极材料层150包括氮化钛或其它合适的导电材料，例如氮化钽、铝合金、铜合金、经掺杂的多晶硅等。
图14示出该工艺的下一步骤，其中第二电极材料层150、侧壁140、141、142、143、以及叠层130、131、132受到蚀刻并平面化，以定义电极层在结构99所提供的衬底上。研磨工艺的实施例包括化学机械研磨工艺、接着进行毛刷清洁以及液体或气体清洁程序，如在本领域中所公知的那样。电极层包括电极构件160、161、162，以及位于电极构件之间的绝缘构件163、164。在所述实施例中的电极层，具有实质上平坦的上表面。在该实施例中，绝缘构件163、164的部分结构也延伸到电极构件161之下，将电极构件161与源极线隔离。其它例示结构中可使用不同的材料在电极构件与绝缘构件中。
图15示出该工艺的下一步骤，其中薄膜相变存储材料层170形成在电极层的实质平坦表面上。该存储材料利用未瞄准的溅镀在250℃下进行。当所使用的相变存储材料为Ge2Sb2Te5时，所生成的薄膜厚度约为60纳米以下。实施例牵涉到将整个晶圆溅镀一层厚度为约40纳米的平坦表面。在某些实施例中，薄膜层170的厚度小于100nm，且更优选地为40nm以下。在存储元件的实施例中，薄膜层170的厚度小于20nm，例如10nm。在形成薄膜层170之后，形成保护覆盖层171。该保护覆盖层包括在薄膜层170上所形成的低温沉积的二氧化硅或其它电介质材料。该保护覆盖层171优选为良好的电与热绝缘体，并保护存储材料在后续步骤中不会暴露，例如光刻胶剥除步骤可能伤害该存储材料。该工艺牵涉到形成低温衬底电介质，利用如温度低于200℃的工艺形成例如氮化硅层或二氧化硅层。适合的工艺之一为等离子体增强化学气相沉积(PECVD)而施加二氧化硅。形成该保护覆盖层171之后，可利用如高密度等离子体化学气相沉积法(HDPCVD)等高温工艺，而施加电介质填充层在存储材料之上。
图16A与16B示出该工艺的下一步骤，其中在掩模光刻工艺中形成光刻胶层180并图案化，以定义带状光刻胶180a、180b在薄膜层170与保护覆盖层171之上。如图16A所示，绝缘构件163、164暴露在带状光刻胶180a、180b之间。依据所使用的光刻工艺，该带状光刻胶越细越好。举例而言，该带状光刻胶的宽度等于所使用的光刻工艺的最小特征尺寸F，其中在当前的掩模光刻工艺中，工艺的最小特征尺寸可为0.2微米、0.14微米、或0.09微米的数量级。显然，该工艺的实施例可以随着光刻工艺的进步而达到更窄的最小特征尺寸。
图17A与17B示出该工艺的下一步骤，其中图16A的带状光刻胶180a、180b经修剪，以形成更窄的带状光刻胶190a、190b。如图17B所示，经修剪的光刻胶190的厚度，也小于图16B中的光刻胶层180的厚度。在一个实施例中，该带状光刻胶以等向性蚀刻而修剪，其使用了反应性离子蚀刻等工艺。该蚀刻工艺将带状光刻胶修剪至更小的线宽。在更窄的带状光刻胶190a、190b的实施例中，其宽度小于100nm。在更窄的带状光刻胶190a、190b的其它实施例中，其宽度为40nm以下。光刻胶修剪利用氧化物等离子体而等向性地蚀刻光刻胶，进而在0.09微米(90纳米)最小特征尺寸的光刻工艺中，将其宽度与厚度修剪至约40nm。在替代实施例中，硬掩模层如一层低温沉积的氮化硅或二氧化硅等，可以置于光刻胶图案的底部，以避免在光刻胶剥除工艺时对存储材料造成蚀刻伤害。
图18A与18B示出该工艺的下一步骤，其中更窄带状光刻胶190a、190b作为蚀刻掩模，同时针对薄膜存储材料层进行光刻蚀刻，以定义带状存储材料200a、200b，无论有没有保护覆盖层201。如图所示，带状存储材料200a、200b延伸横跨绝缘构件163、164以及在电极层中的电极构件。在该工艺的实施例中，存储材料包含GST硫属化物材料，并利用如含氯或含氟反应性离子蚀刻工艺而进行蚀刻。
图19A与19B示出该工艺的下一步骤，其中形成另一光刻胶层210、211、212并图案化，以定义光刻胶结构210a、210b、211a、211b、212a、212b。该单元结构对应于成对的存储单元，如下所述。该单元结构比带状存储材料200a、200b宽，因为其宽度等于所使用的光刻工艺(例如光掩模光刻工艺)所能达到的宽度，并且未经过修剪。因此，在某些实施例中的宽度等于用以形成该层的光刻工艺的最小特征尺寸F。
图20A与20B示出该工艺的下一步骤，其中光刻胶结构210a、210b、211a、211b、212a、212b作为蚀刻掩模，通过蚀刻沟槽225、226为结构99的隔离电介质结构、以及蚀刻在各行单元之间垂直于字线的沟槽227，而定义单元结构(在图20A中为220a、220b、221a、221b、222a、222b，在图20B中为220、221、222)。该单元结构220a包括第一电极构件215、第二电极构件216、以及第三电极构件217。绝缘构件163分隔第一电极构件215与第二电极构件216。绝缘构件164分隔第一电极构件215与第三电极构件217。存储材料导桥218位于电极构件215、216、217以及绝缘构件163、164之上，以在结构220上建立两个存储单元。
图21示出该工艺的下一步骤，其中具有平坦上表面的电介质填充层230形成在电极结构之上、并填入位于电极结构之间的间隙与沟槽。在该工艺的一个实施例中，填充层230利用高密度等离子体化学气相沉积(HDPCVD)进行沉积、接着进行化学机械研磨与清洁之后而形成。电介质填充层可包括二氧化硅、氮化硅、以及其它绝缘材料，优选具有良好的热与电绝缘性质。
在某些实施例中，在电介质填充层之外、或取代电介质填充层，而提供对于导桥的热绝缘结构。在一个实施例中，该热绝缘结构在施加电介质填充层之前，通过形成热绝缘材料的覆盖层在导桥(218)之上、并选择性地位于电极层之上而形成。热绝缘材料层的代表性材料，包括下列元素组合而成的材料硅、碳、氧、氟、与氢。适合用作热绝缘盖层的热绝缘材料，包括二氧化硅、氢氧碳化硅、聚酰亚胺、聚酰胺、以及氟碳聚合物，其选择原因是因为这些材料的导热性，低于沉积其上的电介质填充层的导热性。当其上的材料为二氧化硅时，该隔热绝缘材料应具有低于二氧化硅的导热性，或低于约0.014J/cm*degK*Sec。许多低介电系数材料(low-K)可用作隔离材料，而低介电系数材料的电容率低于二氧化硅的电容率。其它适合用作热绝缘覆盖层的材料，包括氟化二氧化硅、倍半氧硅烷(silsesquioxane)、聚环烯醚(polyarylene ether)、聚对二甲苯(parylene)、氟聚合物、氟化非晶碳、类钻石碳、多孔性氧化硅、中孔性(mesoporous)氧化硅、多孔性倍半氧硅烷、多孔性聚酰亚胺及多孔性环烯醚。在其它具体实施例中，热绝缘结构包括位于电介质填充部分内、形成在导桥218上以提供热绝缘作用的气体填充空洞。单层或多层结构可以提供热绝缘及电绝缘效果。
图22A与22B示出该工艺的下一步骤，其中过孔(未示出)在填充层230中进行蚀刻，通过存储材料与填充层而到达电极材料。该过孔蚀刻工艺可利用单一非等向性蚀刻工艺而蚀刻填充层与存储材料层，或者使用二步骤工艺，先以第一蚀刻化学物质而蚀刻填充层，再以第二蚀刻化学物质而蚀刻存储材料层。过孔形成后，以钨金属或其它导电材料填入过孔，以形成接触至电极结构中的第一电极构件(例如构件215)的栓塞240(图21A中的240a、240b)、241、242，以与电极层上的电路进行电连接。在该工艺的实施例中，过孔以扩散障碍层和/或附着层作为衬底，如在本领域中所公知的那样，再以钨金属或其它合适的导电材料进行填入。该结构接着以化学机械研磨进行平坦化，并进行清洁步骤。最后，施加“清洁”蚀刻工艺，以形成干净的结构。
图23示出该工艺的下一步骤，其中形成图案化导电层250并接触至填充层上的栓塞，提供存储元件所需的位线与其它导体，产生图5中所示的结构。在该工艺的实施例中，使用铜合金镶嵌金属化工艺，其中沉积氟硅玻璃(FSG)在暴露表面上而形成图案化导电层，接着形成预设的光刻胶图案。接着实施蚀刻以移除暴露的氟硅玻璃，接着沉积衬底与籽晶层在该图案中。接着实施铜电镀以填充该图案。在电镀后，进行退火步骤，跟着进行研磨工艺。其它实施例可使用铝-铜工艺，或其它公知的金属化工艺。
图24A-24E示出用以研磨图13的结构而产生图14的结构的替代工艺。如图24A所示，图13的结构被填充层260所覆盖，例如光刻胶或多晶硅等，且其覆盖了第二电极材料层150。图24A也示出该工艺对存储阵列外的外围电路上的影响。尤其，第一电极材料层261沿着覆盖了外围电路以及任何在外围电路上的侧壁结构。相似地，填充层也覆盖在层261之上。
图24B示出该工艺的下一步骤，其中填充层260被蚀刻并经由化学机械研磨等方法平坦化，到达第二电极材料层150的上表面270与第一电极材料层261的上表面272、并横跨阵列本身与外围电路，留下填充构件271在第二电极材料层150的两个升起部分之间。
图24C示出该工艺的下一步骤，其中第二电极材料层(例如氮化钛)选择性地非等向性回蚀刻，到达约与电极层的理想表面的同一水平面，留下填充构件271以及位于填充构件两侧与绝缘构件上的电极材料毛边。接着，如图24D所示，选择性地蚀刻填充构件，留下第二电极材料层中的毛边290、291、292。
图24E示出该工艺的最后一个步骤，其中实施化学机械研磨以平坦化该结构，留下实质上平坦的表面300在阵列区域中、以及实质上平坦的表面301在外围区域中，如图14的结构。在图14中的标号所指定的类似结构，包括在图24E中，但不再赘述。
由图16A-16B至20A-20B所述的用以形成电极结构与存储材料导桥的技术的替代实施例，说明于图25A-25B与图26A-26B中。图25B所示的结构，包括前段工艺所形成的存取电路元件，包括半导体衬底中的漏极区域104、105、半导体衬底中的共同源极区域103、位于半导体衬底中的沟道区域之上的字线107、111、以及接触栓塞110、112，其中接触栓塞延伸在漏极终端104、105与电极层中的存储单元的第二电极之间，如前所详述。根据所述工艺，在电极层中进行电极的图案化，同时存储材料导桥在自我对准工艺中图案化。因此，在准备图25A-25B的步骤时，电极层根据图4所述的方式而形成。该阶段的电极层包括第一电极构件400，其沿着衬底中垂直于页面的方向而延伸在条状结构中，且位于绝缘构件的底部401之上、绝缘栅402、403之间。同时，该阶段的电极层包括两个第二电极构件404、405，其沿着衬底中垂直于页面的方向、位于绝缘栅402、403之外而延伸为平行条状结构，绝缘栅402、403分隔第一与第二电极构件。在形成电极层之后，形成存储材料层406与保护覆盖层407，如图15所描述。接着，如图所示，沉积光刻胶层408并图案化以定义两组存储单元的图案，其包括从构件400形成的位于中央的第一电极构件、以及从构件404形成的位于左侧的第二电极、以及从构件405形成的位于右侧的第二电极。利用图25A所示的图案，覆盖层407、存储材料层408、以及电极层被蚀刻，以定义电极叠层，其中电极层(404、400、405)的剩余部分以及存储材料层406的剩余部分彼此对准。
在图26A-26B所述的下一步骤中，使用光刻胶修剪工艺，其等向性地蚀刻图25A中的光刻胶层408，以形成更窄的蚀刻掩模409在存储材料层406与保护覆盖层407之上。
在图27A-27B所述的下一步骤中，根据更窄的蚀刻掩模409而对保护覆盖层407与存储材料层406进行蚀刻。接着剥除光刻胶层，留下窄存储材料导桥，其具有亚光刻宽度，并自我对准至电极构件400、404、405。
图25A-25B至27A-27B所述的工艺，可以应用于其它领域中而制造自我对准的窄线结构。
在又一替代技术中，亚光刻导桥可利用如图28A-28B至图33所述的技术而形成。图28A-28B示出该工艺的第一步骤，其类似于图25A与25B所述的步骤。图中标示类似的标号，而相似的元件则不再赘述。在图28A-28B中，放大视图以显示位于存储单元对之间的隔离构件420、421，并说明光刻胶层中的多个图案408。因此，如图所示，光刻胶层利用一光刻工艺而图案化，以定义存储材料导桥在电极层上的位置。
在如图29A-29B所示的下一步骤中，光刻胶图案408受到等向性蚀刻而修剪其宽度，以形成更窄的图案430。接着，利用由图案430所定义的更窄蚀刻掩模而对存储材料层406与覆盖层407进行蚀刻，并剥除光刻胶，留下如图30A-30B所示的结构。
如图30A-30B所示，包括有存储材料叠层436与覆盖层437的窄导桥，置于第一电极构件400之上，且第二电极构件404位于其左侧、第二电极构件405位于其右侧。该导桥延伸横跨绝缘构件402与403。
在如图31A与31B所述的下一步骤中，侧壁结构438形成在存储材料叠层436与覆盖层437之上，其通过先沉积一层如氮化硅等材料在该结构上、接着对该层进行非等向性蚀刻、留下侧壁438后而形成。存储材料叠层436、覆盖层437与侧壁438组合，形成电极层中的新蚀刻掩模，其比导桥宽，并自我对准至导桥。
如图32A-32B所示，电极层利用侧壁蚀刻掩模而蚀刻，向下移除材料至电介质填充层440，并留下电极结构在电极层中，其自我对准至存储材料窄导桥以及绝缘构件402、403。
如图33所示，电介质填充441施加在该结构之上，并填入在电极结构与存储材料导桥之间的沟槽。所生成的结构可被用于形成过孔与栓塞以及金属化的工艺中，过孔与栓塞用以接触至电极层。
图34A-34B到图46示出将存储材料导桥实施在电极层之上的替代工艺，其使用镶嵌技术而可保护存储材料不会在光刻胶涂布与光刻胶剥除步骤时暴露。第一镶嵌技术使用在图34A-34B中所开始的工艺中。图34A-34B显示了图14的结构，其包括前段工艺的结构(图中标示了103-107、110-112、420、421)，且电极层包括第一电极构件400、左侧的第二电极构件404、右侧的第二电极构件405，电极层以条状沿着垂直页面的方向延伸，如上所述。根据镶嵌技术的第一实施例，如二氧化硅等电介质层500形成在电极层之上，而如氮化硅等覆盖层501则覆盖了层500。光刻胶502涂布并图案化，以定义在层500、501中待蚀刻的沟槽位置503，进而露出覆盖层501的表面，并横跨存储单元的绝缘栅402、403。
在图35A-35B所示的下一步骤中，层500与501被蚀刻，并剥除光刻胶，留下在层500与501中的沟槽504、505，这些沟槽延伸至电极层的表面。
接着，如图36所示，对图35B的结构进行专一于电介质层500的选择性蚀刻，留下覆盖层501的凸悬部506在电介质层500中的侧壁507之上。针对具有氮化硅层501的二氧化硅层500的蚀刻，可包括如稀释或缓冲氢氟酸的湿式蚀刻。接着，如图37所示，沉积存储材料层在该结构之上，留下条状结构508在沟槽的底部，以及层509在覆盖层501之上。存储材料层并不会形成在侧壁507之上，因为受到凸悬部506的覆盖。
在下一组步骤中，移除存储材料在覆盖层501上的部分509、以及覆盖层501，且沟槽被填满、并以电介质覆盖存储材料条508，该结构接着被平坦化而形成电介质层512，如图38所示。图39A-39B示出下一步骤，其中施加光刻胶在电介质层512之上，并图案化以定义第一电极514、第二电极515、516、以及存储材料导桥511、513的布图。电介质层5 12、存储材料以及电极金属层根据光刻胶掩模520的图案而被蚀刻至其下的电介质填充420。接着实施后续的工艺以填满所生成的沟槽510，沟槽510环绕着电极，并形成接触至第一电极514，接着施加位线在该结构上，如图21至23所述的工艺。
图10示出用以形成存储材料导桥的替代镶嵌技术的初始步骤。该工艺从形成前段工艺结构(如图所标示的103-107、110-112、420、421)以及电极层后开始，电极层包括第一电极构件400、在左侧的第二电极构件404、以及在右侧的第二电极构件405，电极层成条状而沿着垂着页面的方向延伸，如上所详述。在该替代工艺中，多晶硅或其它材料所形成的牺牲层450沉积在电极层之上。
如图41A-41B所示，施加一层光刻胶并图案化，以定义掩模45 1，掩模位于欲从电极构件400、404、405形成的待形成电极结构的位置上。光刻胶层接着受到非等向性蚀刻以形成更窄的掩模结构452，如图42A-42B所示。该更窄掩模结构452接着用作蚀刻掩模，以定义窄牺牲材料导桥453在电极层上，如图43A-43B所示。
接着，施加侧壁结构454在牺牲导桥453之上，作为电极层中的电极结构的蚀刻掩模，电极层包括电极构件400、404、405以及绝缘构件402，403。
图44A-44B示出利用由牺牲导桥453与侧壁454作为蚀刻掩模以蚀刻电极层的结果，产生向下延伸至电介质填充440的沟槽455，而隔离电极结构。蚀刻之后，牺牲材料导桥453被移除，留下侧壁结构454并形成存储材料层460，其覆盖侧壁结构454并填入沟槽455中，如图45所示。
如图46所示，所生成的结构被研磨，以移除层460的上部，留下在电极结构上的部分461以及沟槽455中的部分462。接着施加电介质填充464并进行平坦化，以形成如图46所示的结构，其可用于形成过孔、接触栓塞、以及金属化的制程中，如上所述。
图47至图54A-54B示出另一用以形成窄材料线在衬底上的技术的替代实施例，其可被用以制造存储材料导桥在电极层上，如本发明所述。在图47中可见，该工艺从提供衬底600与材料层601开始，材料层包括如上所述的存储材料。保护覆盖层可包括在材料层601中。如二氧化硅、氮化硅、多晶硅等的牺牲材料层602，形成在层601之上。接着施加光刻胶层并图案化，以提供蚀刻掩模603在牺牲层602之上。在上述用以制造存储材料导桥的实施例中，蚀刻掩模603可利用垂直于页面的宽度而定义，该宽度等于存储材料在电极上的长度。蚀刻掩模603用在蚀刻牺牲层602中，接着被剥除以形成如图48所示的结构，其中层601具有牺牲层604，其图案由蚀刻掩模603所定义，包括阶壁605。
图49示出该工艺的下一步骤，其中形成如氮化硅、二氧化硅或多晶硅等的侧壁材料606在图案化牺牲层604与材料层601之上。接着如图50所示，侧壁材料层606被非等向性蚀刻并选择性地形成侧壁607。接着利用与侧壁蚀刻相同的蚀刻工艺或其它针对层604与覆盖层(若有)有选择性地蚀刻化合物，而蚀刻材料层601并停止在衬底600，使得层601的边缘608位于侧壁结构607之下，延伸超越图案化牺牲层604的阶壁605。
图51示出下一步骤，其中形成层609在先前生成结构之上，层609的材料与侧壁结构607的材料相同。接着实施平坦化技术以移除层609在牺牲层604之上的部分，露出牺牲层604的表面610以供后续蚀刻工艺，如图52所示。如所看到的那样，层608的边缘位于仍然存在的侧壁之下，而侧壁在该例中的材料与层609相同，而实质上与层609的剩余部分同化。选择性地，层609的沉积与平坦化步骤可以被省略，且侧壁结构607在移除牺牲层604之后留作蚀刻掩模，如图53的说明所述。
图53示出选择性地蚀刻牺牲层604的结果，留下侧壁结构607与(选择性地)层609的剩余部分，且层601延伸到层609的侧壁边缘底下。
图54A-54B示出利用侧壁掩模技术而形成材料窄线在边缘处的次一步骤。在图54A示出移除层601没有被材料609所保护的部分之后的顶视图，包括层609与在边缘608处的材料窄线，材料窄线从边缘底下的层601所形成(事实上其位于层609的边缘底下，如图54B所示)。
图54B为侧视图，其中层601的边缘608被材料609保护在衬底600之上。利用这种方法，可形成材料窄线，例如在上述本发明存储单元结构中用作导桥的存储材料窄线，其具有亚光刻宽度以及亚光刻厚度，二者均由薄膜的厚度所界定。
图55-65示出利用双镶嵌结构在电极层中的结构与工艺。在双镶嵌(DD)结构中，电介质层形成在双水平面图案中，其中第一水平图案定义了导体线的沟槽，而第二水平线则定义了用以连接至其下结构的过孔。该过孔与沟槽可利用两个光刻步骤而定义。沟槽典型地被蚀刻至第一深度，且过孔被蚀刻至第二深度而生成用以接触至其下结构的开口。当过孔与沟槽被蚀刻后，使用沉积步骤而以金属或其它导电材料填充过孔与沟槽。填充之后，沉积在沟槽外部的过量材料可利用化学机械研磨程序而移除，并达成平整、具有内嵌导体的双镶嵌结构。
如图55所示，在双镶嵌工艺中，通常为电介质的材料层651形成在前段工艺结构上，并作为被镶嵌电极嵌入的一层。该镶嵌工艺包括第一图案化光刻胶层652，其位于层651之上，如图56所示。第一图案化光刻胶层652在层651中定义了将被蚀刻为沟槽653、654、655的位置，其对应于镶嵌电极结构中的电极构件位置。
利用图案化光刻胶层652作为掩模，层651被蚀刻至第一深度，该深度并不完全穿透层651，而形成了浅沟槽656、657、658，如图57所示。接着，第二图案化光刻胶层659形成在层651之上。第二图案化光刻胶层659定义了以电极构件接触至栓塞110、112的位置660、661。利用第二图案化光刻胶层659作为掩模，而蚀刻层651且完全穿透到栓塞110、112以在浅沟槽656、657、658中形成深沟槽662、663，如图59所示。
所生成的双沟槽层651以如铜或铜合金的金属进行填充，并施加有本领域中公知的适当粘着与障碍层，以形成图60中所示的层664。如图61所示，实施化学机械研磨或其它步骤以移除金属层664往下延伸至电介质层651的部分，生成具有双镶嵌结构的电极层，其中具有电极结构665、666、667。电极结构665与667具有向下延伸至栓塞110与112的接点，而电极结构666则与源极线106隔离。
在图62所示的下一步骤中，存储材料层668与保护覆盖层669形成在电极层651之上。包括有掩模670与671的图案化光刻胶层形成在保护覆盖层669之上，如图63所示。掩模670与671定义了存储单元的存储材料导桥的位置。接着实施蚀刻步骤，以移除未被掩模670、671所保护的层669与存储材料层668，留下存储材料导桥672、673。导桥672从电极结构665延伸到电极结构666，横跨了绝缘构件674。绝缘构件674的厚度定义了穿越存储材料导桥672的电极间路径的长度。导桥673从电极结构667接触至电极结构666，横跨了绝缘构件675。绝缘构件675的厚度定义了穿越存储材料导桥673的电极间路径的长度。
如图65所示，定义了导桥672、673之后，施加电介质填充(未示出)并平坦化。接着在电介质填充中、电极构件666之上，蚀刻过孔。该过孔以如钨的栓塞填入，以形成导电栓塞676。图案化金属层以定义位线677，位线677接触至栓塞676，并沿着存储单元对的各行而排列，其结构如图65所示。
图66示出由双镶嵌电极层工艺所生成的结构，其中图65中的电介质材料从电极层651中移去，以获得较佳图解说明效果。如图所示，电极结构665、667向下延伸而接触到钨栓塞110、112，而电极结构666则与源极线106隔离。在图66中同时可见到该单元的尺寸与布局图。基本的双存储单元结构可根据该工艺，而在大约8F*2F的区域内进行布图(其中F为光刻工艺的最小特征尺寸)，光刻地从掩模转移图案至待制造器件上，并以此制造该器件且定义电极间绝缘构件的厚度以及横跨电极的导桥宽度。该布局图中，8F长度的一大部分为用以制造栓塞110、112所需要的对准误差。
图67-72示出用以制造该具有自我对准接触过孔的前段工艺结构的替代实施方式，过孔用以接触至电极层，允许存储单元布图中的较小足印。该工艺包括对多个平行导线进行布图，利用如多晶硅与硅化物覆盖层的方式而制造，并形成注入区域以在平行导线之间提供源极与漏极终端。图67示出由这些工艺步骤所产生的结构的剖面图，其中平行导线801-806位于半导体衬底上，且具有掺杂区807-813，这些掺杂区在导线801-806之间定义了源极与漏极终端。在所示实施例中，导线802、803及805、806用作存取晶体管的字线。导线801、804则用作偏压线，以防止在源极809与漏极终端808与810之间的反转。因此，导线801、804为绝缘线以隔离晶体管，取代先前实施例中的绝缘沟槽。因此，如图所示，基本的双存储单元结构的布图长度，可以缩小到大约6F，其利用自我对准接触结构工艺而完成，如图68-71所示。
该自我对准接触结构工艺实施例的第一步骤，用以形成填充层820在平行导线801-806之上，如图68所示。接着填充层820利用光刻工艺蚀刻，以定义源极线821、822及栓塞823～827的位置。该工艺中光刻工艺的对准误差容忍值，由将平行导线作为自我对准蚀刻掩模而获得补偿，如在本领域中所公知的那样。在电介质填充层820中的的沟槽由导电材料所填充，例如钨栓塞材料，以定义栓塞833-837以及源极线831、832，如图70所示。
接着如图71所示，电极层的形成利用如图11A-11B所示的工艺而达成，其上并形成包括氮化硅层120以及氮化钛层121的图案化结构，提供与源极线831隔离的电极结构。图71可了解该电极结构的尺度，其中层120与121介于2F至3F之间，允许存储单元结构的较小布图。用以形成电极层与存储材料导桥的工艺间的平衡，根据上述工艺而实施。
图72为存储阵列的示意图，类似于图7，其中加入了隔离线，该阵列的实施例方式如图5-6所示，并增加如图71的自我对准接触结构的修正。因此，图72的各元素的参考标号对应于图7的结构。可以理解的是，图72中的阵列结构可以利用其它单元结构而实施。在图72中，共同源极线28、字线23、24大致沿着Y轴平行而排列。隔离导线801、804也是平行于Y轴方向。位线41、42大致沿着X轴平行而排列。因此，Y轴译码器与字线驱动器耦合至字线23、24。偏压源耦合至导线801、804，其可施加接地电位或是其它电位等，以隔离该双单元结构。X轴译码器与一组感测放大器耦合至位线41、42。共同源极线28耦合至存取晶体管50-53的源极终端。存取晶体管50的栅极耦接至字线23。存取晶体管51的栅极耦接至字线24。存取晶体管52的栅极耦接至字线23。存取晶体管53的栅极耦接至字线24。存取晶体管50的漏极耦接至电极构件32以连接导桥36，导桥36则接着耦接至电极构件33。相似地，存取晶体管51的漏极耦接至电极构件34以连接导桥37，导桥37则接着耦接至电极构件33。电极构件33耦接至位线41。为了图解方便，电极构件33与位线41位于不同位置。可以理解的是，在其它实施例中，不同存储单元导桥可使用不同的电极构件。存取晶体管52与53也在位线42上耦接至相对应的存储单元。图中可见，共同源极线28由两列存储单元所共享，其中的列沿着Y轴而排列。相似地，电极构件33被阵列中一行的两个存储单元所共享，而在阵列中的行则是沿着X轴排列。隔离导线801、804将晶体管850-853偏压至关闭状态，防止电流在漏极终端与邻近存储单元之间流动。
图73-80示出用以制造另一具有相变导桥的存储元件实施例的各步骤。所述实施例适合制造嵌入式存储器在集成电路上，其包括多层金属化层、或设置成内连接该器件上的各元件的多层图案化导体。图73示出半导体衬底899，其具有阵列区域与外围区域，二者由如电介质填充沟槽等的隔离结构898所分隔。该衬底包括集成电路构件，其在半导体衬底中具有掺杂区等终端。在外围区域中，包括有用以处理数据的功能电路构件。在阵列区域中包括有可编程存储单元阵列的存取电路构件。如图73所示，在阵列区域中包括有掺杂区103、104、105，其分别对应于存取结构的共同源极终端、第一漏极区域、以及第二漏极区域，如上所详述。字线107、111用以将终端103、104或终端103、105耦合至共同源极线106，如上所述。导电栓塞110、112安排以分别将终端104、105连接到其上的金属化层900中的图案化导体903，904。
在外围区域中掺杂区950、951、952以与栅极953、954配置为功能电路的晶体管。导电栓塞955、956、957安排以将终端950、951、952连接到其上的金属化层900中的图案化导体905、906。
在所述实施例中，包括第二图案化导体层902。该图案化导体层包括层间电介质填充，其包括蚀刻停止层901。举例而言该层间电介质层902可包括一层以上的二氧化硅或掺杂二氧化硅，且蚀刻停止层901可包括氮化硅。图案化导体包括在层间电介质填充之内，包括接触至阵列区域中的导体903、904的导体907、908、以及接触至外围区域中的导体906的导体909。
图74示出图案化沟槽蚀刻的结果，其用以定义沟槽，例如阵列区域中的沟槽910。该沟槽延伸至导体构件907、908之间，并暴露出侧壁911、912。该沟槽的蚀刻停止在蚀刻停止层901。虽然图74中仅示出沟槽，但在存储元件阵列中，蚀刻有大量的沟槽。蚀刻之后，用以定义该图案的光刻胶层被剥除。
图75示出绝缘层913的顺形沉积结果。绝缘层包括二氧化硅或其它绝缘材料，其利用等离子体增强化学气相沉积或其它公知技术而沉积。在典型实施例中，绝缘层913的厚度使得覆盖在侧壁911、912上的厚度介于约10纳米至30纳米之间。
图76示出利用如铜金属化等工艺而沉积金属、接着利用化学机械研磨等技术进行回蚀刻的结果。所生成的结构把绝缘层913在侧壁911、912上的表面914、916暴露出来，也暴露出电极构件915，其中绝缘构件915的表面与导体构件907、908以及绝缘层913的表面914、916共平面。同时，导体构件909的表面917在回蚀刻工艺之后也是被暴露。在其它实施例中，电极构件915可使用钨、铝、氮化钛、氮化钽、或其它导电材料。
图77示出以溅镀等技术而沉积相变材料层918、并以如低温化学气相沉积等技术沉积一层保护材料层919(例如氮化硅、二氧化硅、或其它电绝缘材料等)的结果。同时，保护材料层919可具有热绝缘与电绝缘效果，并可包括电绝缘与热绝缘的复合材料。
图78示出相变材料的图案化，以定义相变导桥920、921，其包括相变材料层918与保护材料层919在图案化蚀刻之后所留下的材料部分918a、919a。该图案化蚀刻可以利用光刻胶掩模、硬掩模或其它技术而实施，并可利用修剪等技术而使得该导桥的宽度在亚光刻尺度下，如先前实施例所详述。
图79示出在相变导桥以及衬底的外围区域上形成层间电介质层922的结果。图80示出在填充层922中的过孔蚀刻以及图案化沟槽蚀刻，以及在过孔与沟槽中的金属沉积以形成第三图案化导体层。在该实施例中，图案化导体层可利用双镶嵌工艺等公知技术，而形成在层间电介质填充层922之中。导电栓塞923、925的位置可以利用光刻胶掩模或其它用以定义图案的技术而定义。相似地，在典型实施例中，图案化导体924、926利用光刻胶光刻而定义。导体924在该器件的阵列区域中安排为位线。导体926在外围电路中用作第三金属化层以内连接各构件。
图81-83示出用以定义图74的沟槽、图78的导桥、图80的栓塞的一组典型掩模的布图。在图81中，M2区域961-968确认了导电栓塞的位置，该导电栓塞对应于图73中四对存储单元的栓塞110、1 12。在例示实施例中，M2区域的尺寸约为1.5F*2F，其中F为用以定义该结构的图案化工艺(例如光刻工艺)的最小特征尺寸。Mask 1区域971-974确认了沟槽的位置，该沟槽对应于图74中的沟槽910，其稍微重叠到区域961-968。在该实施例中，Mask 1区域971-974的尺寸约为2F*6F，并大约以1F重叠至M2区域961-968。所生成的区域约为7F*2F，并允许在各结构之间有1F的距离，双单元结构的面积则约为8F*3F。因此，图81-83所代表的结构中，每一单元的面积约为12F2。图82示出Mask 2区域981-984，其确认了用以定义图78中的相变导桥920、921的掩模位置。Mask 2区域的尺寸约为1F*6F，并位于电极构件与绝缘构件(分别对应于图76的构件915、914与916)之上。图83示出过孔区域V2，其确认了过孔的位置，该过孔用以形成对应于图80的栓塞923。在例示实施例中过孔区域V2991-994的尺寸约为2F*2F。过孔V2区域991-994定义了正交至Mask2中央区域的方形区域，将相变材料条分开以形成分隔的导桥920、921。所生成的导桥尺寸约为1F*2F。在替代实施例中，相变导桥的宽度可小于1F，如上所详述。
图73-83所述的实施例，包括了在集成电路上的嵌入式存储器，其包括三层图案化导体层，并具有相变导桥形成在图案化导电层的中央。在其它嵌入式存储器产品中，可能使用多于三层的图案化导体层。根据该工艺，相变导桥可形成在任一特定层中，包括底层、以及任何在底层之上的中间层。各实施例也可配置成形成相变导桥在上图案化导体层上。
申请人所知的相变存储单元种类中，大部分通过形成微小孔洞并填入相变存储单元、接着形成接触至该相变材料的顶电极与底电极而形成。该微小孔洞结构用以减少编程电流。本发明减少了编程电流而不需形成微小孔洞，因此可达到较好的工艺控制。此外，在单元上并无顶电极，避免相变材料受到用以形成顶电极的工艺的潜在损害。
在此所描述的单元，包括两个底电极以及其间的电介质，以及位于电极之上、横跨电介质的相变材料导桥。该底电极与电介质系形成在前段工艺CMOS逻辑结构或其它功能电路结构之上的电极层中，提供可以轻易支持嵌入式存储器与功能电路在单芯片上的结构，该芯片可举例如片上系统(system on chip，SOC)器件。
本发明所述实施例的优点，包括相变现象发生在电介质填充层上的导桥中央，而非发生在导桥与电极之间的界面，因此提供了较佳的可靠度。同时，用在重置与编程操作中的电流局限于微小体积中，允许了高电流密度及其所产生的局部加热效果，而仅需较小的重置电流以及较低的重置电能消耗。在本发明实施例中的结构，允许该单元的两个维度由薄膜的厚度来定义，在纳米尺度下达成较佳的工艺控制。单元中仅有一个维度通过光刻工艺所定义(该光刻工艺使用经修剪的掩模层)，因而避免了更复杂的光刻技术。
虽然本发明系已参照优选实施例来加以描述，将为我们所了解的是，本发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，并且其它替换方式及修改样式将为本领域技术人员所想到。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者皆不脱离本发明的精神范畴。因此，所有这种替换方式及修改样式意欲落在本发明所附权利要求书及其等同物所界定的范畴之中。任何在前文中提及的专利申请以及印刷文本，均列为本案的参考。
权利要求
1.一种存储器件，包括一衬底，其包括集成电路构件，包括多个导体层，这些导体层用以连接至少部分所述集成电路元件，所述多个导体层包括第一层、以及位于该第一层之上的特别层；该特别层包括具有上表面的第一电极、具有上表面的第二电极、位于该第一电极与该第二电极之间的绝缘构件；导桥，其位于该第一与第二电极之间并横跨该绝缘构件处，该导桥具有第一侧以及第二侧，并以该第一侧接触至该第一与第二电极的该上表面，其中该导桥具有存储材料，该存储材料具有至少两种固态相；以及导体，位于所述多个导体层中的至少一层中，该导体位于该特别层之上并接触至该导桥。
2.如权利要求1所述的器件，其中该衬底包括绝缘器件，其形成半导体本体元件在该第一层之下，该绝缘器件包括该第二电极之下的终端、以及延伸穿过至少该第一层而位于该终端与该第二电极之间的导体。
3.如权利要求1所述器件，其中该绝缘构件的厚度为约50纳米以下，且该导桥包括厚度为约50纳米以下、且宽度为50纳米以下的薄膜。
4.如权利要求1所述的器件，其中该绝缘构件的厚度为约20纳米以下，且该导桥包括厚度为约20纳米以下、且宽度为20纳米以下的薄膜。
5.如权利要求1所述的器件，其中该导桥的厚度系为约10纳米或以下、且其宽度为约10纳米或以下。
6.如权利要求1所述的器件，其中该导桥包括顶侧与底侧，且该第一侧为该底侧。
7.如权利要求2所述的器件，其中该绝缘器件包括晶体管。
8.如权利要求2所述的器件，其中该终端包括在半导体衬底中的掺杂区。
9.如权利要求2所述的器件，其中该绝缘器件包括晶体管，且该终端包括在半导体衬底中的掺杂区，其用作该晶体管的源极或漏极，且相邻于该掺杂区处还包括晶体管栅极结构在该半导体衬底上。
10.如权利要求1所述的器件，其中该绝缘构件包括氮化硅。
11.如权利要求1所述的器件，其中该存储材料包括由锗、锑、与碲所形成的组合物。
12.如权利要求1所述的器件，其中该存储材料包括至少二个选自下列组的材料所组成的组合物锗(Ge)、锑(Sb)、碲(Te)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)、以及金(Au)。
13.一种集成电路，包括半导体衬底；多个电路元件，其具有多个终端，这些终端包括在该半导体衬底中的掺杂区，且该半导体衬底包括具有用以处理数据的功能电路元件的外围区域、以及具有存取电路元件的阵列区域，该存取电路元件用于可编程存储单元阵列中；多个导体层，这些导体层用以将位于该外围区域中的至少部分所述功能电路元件连接至该阵列区域，所述多个导体层包括位于该半导体衬底上的第一层、以及位于该第一层之上的特别层；该特别层包括在该阵列区域以及电极对阵列中，其中该电极对阵列中的每一对电极包括具有上表面的第一电极、具有上表面的第二电极、位于该第一电极与该第二电极之间的绝缘构件；可编程导桥阵列，该阵列中的导桥安排位于该特别层中的该对应电极对中的该第一与第二电极之间、横跨该绝缘构件处，该导桥具有第一侧与第二侧，并以该第一侧接触至该第一与第二电极的该上表面，且其中该导桥包括存储材料，该存储材料具有至少两种固态相；以及多个导体，其位于所述多个导体层中的至少一层中的该阵列区域中、并位于该特别层之上，这些导体用作位线而连接至该可编程导桥阵列中的各个所述导桥。
14.如权利要求13所述的集成电路，其中该绝缘构件的厚度为约50纳米以下，且该导桥包括薄膜，该薄膜的厚度为约50纳米以下、且其宽度为约50纳米以下。
15.如权利要求13所述的集成电路，其中该绝缘构件的厚度为约20纳米以下，且该导桥系包括薄膜，该薄膜的厚度为约20纳米以下、且其宽度为约20纳米以下。
16.如权利要求第13所述的集成电路，其中该导桥的厚度为约10纳米以下、且其宽度为约10纳米以下。
17.一种用以制造存储元件的方法，包括形成多个电路元件在半导体衬底中，这些电路元件具有多个终端，这些终端包括位于该半导体衬底中的掺杂区，且该半导体衬底包括具有用以处理数据的功能电路元件的外围区域、以及具有存取电路元件的阵列区域，该存取电路元件用于可编程存储单元阵列中，该阵列区域也包括接点阵列在该衬底的上表面上；形成多个导体层，这些导体层用以将位于该外围区域中的至少部分所述元件连接至该阵列区域，所述多个导体层包括位于该半导体衬底上的第一层、以及位于该第一层之上的特别层；该特别层包括在该阵列区域中，其具有上表面且包括电极对阵列，包括相对应的第一电极与第二电极、以及位于该第一与第二电极间的对应绝缘构件，其中该第二电极接触至该接点阵列中的对应接点，且其中该第一与第二电极、以及该绝缘构件延伸至该特别层的该上表面，且该绝缘构件在该第一与第二电极的该上表面之间具有宽度；形成存储材料导桥阵列在该特别层的该上表面，该导桥阵列包括使用在该电极对阵列中的每一电极对的导桥，其接触对应的该第一与第二电极、并延伸横跨对应的该绝缘构件，该导桥包括具有第一侧与第二侧的存储材料薄膜、且以该第一侧接触至对应的该第一与第二电极，该导桥定义位于该第一与第二电极间的电流路径在横跨该绝缘构件处，该电流路径长度由该绝缘构件的该宽度所定义，其中该存储材料具有至少两种固态相；以及形成图案化导电层在该导桥之上，并形成接点阵列在该电极对阵列中的所述第一电极以及该图案化导电层之间。
18.如权利要求17所述的方法，其中该阵列区域包括多条字线以及绝缘器件，所述绝缘器件由所述多条字线上的信号所控制，且该图案化导电层包括多条位线。
19.如权利要求17所述的方法，其中在该电极对阵列中的两个电极对包含排列在同一列中的导电构件，包括第一导电构件，其用作所述两个电极对中的第一个的第二电极，第二导电构件，其在所述两个电极对中均用作第一电极，以及第三导电构件，其在所述两个电极对中的第二个电极对中用作第二电极。
20.如权利要求17所述的方法，其中该存储材料包括由锗、锑、与碲所形成的组合物。
21.如权利要求17所述的方法，其中该存储材料包括至少二个选自下列组的材料所组成的组合物锗(Ge)、锑(Sb)、碲(Te)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)、以及金(Au)。
全文摘要
本发明公开了一种具有嵌入式存储器的集成电路，其包括衬底与多个导体层，设置这些导体层用以连接集成电路的各个元件。在多个导体层中的中间层包括具有上表面的第一电极、具有上表面的第二电极、以及位于第一与第二电极之间的绝缘构件。导桥位于中间层之上、介于第一与第二电极之间、横跨绝缘构件处，其中该导桥包括可编程电阻性存储材料，例如相变材料。在多个导体层中的至少一层中的导体，位于中间层上并连接至导桥。
文档编号H01L21/768GK101090130SQ200710108289
公开日2007年12月19日 申请日期2007年6月7日 优先权日2006年6月16日
发明者龙翔澜, 陈士弘 申请人:旺宏电子股份有限公司