专利名称：互连线制作方法及互连线结构的制作方法
技术领域：
本发明涉及半导体制造领域，特别涉及互连线制作方法及互连线结构。
背景技术：
随着半导体制造工艺的发展，半导体产品的集成度也越来越高。如今的半导体产 品都具有多层逻辑结构，各层逻辑结构之间常通过金属连线相连，以实现整体逻辑功能。
目前制造半导体产品时，常见的互连线工艺中，是形成钨插塞，用于各层金属线的 连通，其过程概述如下 参照图la所示，基底1表面已具有经过蚀刻形成沟槽的绝缘层2，所述基底1中可 以是已具有多层金属线的逻辑结构，也可以是某一层逻辑结构表面的金属线层，所述绝缘 层2起到电隔离作用，以保证形成的半导体产品电流仅通过互连线流通。
参照图lb所示，在所述具有沟槽的绝缘层2表面沉积钨层3。 参照图lc所示，使用化学机械研磨的方法，将绝缘层2表面的钨去除，仅保留沟槽 内的钨，以形成钨插塞。 参照图Id所示，在绝缘层2表面沉积铝或铜等金属层4，所述金属层4覆盖所述沟 槽。 参照图le所示，对所述金属层4进行蚀刻，形成与互连线图案对应的金属层图案。
在例如申请号为03109677. 8的中国专利申请中还能发现更多与上述工艺过程相 关的信息。 然而，在上述的互连线工艺中可以发现，例如，继续参照图lc所示，经过化学机械 研磨后的填充沟槽的钨表面呈现下凹的缺陷，并且沟槽的孔径越大，钨表面下凹的缺陷也 越严重。由于在钨表面沉积的金属层4的厚度是各处均衡的，继续参照图ld和图le所示， 钨表面下凹的缺陷将造成金属层表面相应处也随之出现下凹的缺陷。此种缺陷可能造成逻 辑错误，例如金属线断路，使得本应连通的金属线未连通。 另外，上述的互连线工艺由于包含了钨沉积及化学机械研磨去除，以及铜或铝等 金属层沉积及蚀刻，其中例如沉积所采用工艺以及化学机械研磨工艺的成本都较高。对一 些金属电阻率要求不高的半导体产品，采用例如金属钨，或采用金属铜/铝，对于产品质量 的影响较小，上述互连线工艺的工艺成本就因此显得过高。
发明内容
本发明要解决的问题是，现有互连线工艺中存在化学机械研磨缺陷的问题。
本发明还解决的问题是，现有互连线工艺对一些金属电阻率要求不高的半导体产 品，存在工艺成本过高的问题。 为解决上述问题，本发明提供一种互连线制作方法，包括在待形成互连线的基底 表面形成沟槽；以第一导电材料填充所述沟槽并覆盖基底表面；蚀刻所述第一导电材料形 成与互连线图案对应的第一导电材料连线，作为互连线。
本发明还提供一种互连线结构，包括基底，以及覆盖基底表面、作为互连线的第一导电材料连线。 与现有技术相比，上述互连线制作方法不仅将第一导电材料作为用于互连线中的
插塞，还将第一导电材料本身作为互连线。因此，整体形成互连线结构只需通过一次沉积及
蚀刻即可完成。对于一些金属电阻率要求不高的半导体产品，节约了工艺成本。 并且，上述互连线制作方法由于无需采用化学机械研磨方法，因而也不会产生化
学机械研磨缺陷，避免了由于该缺陷而影响半导体产品的质量。
图la至图le是现有技术互连线工艺的一种实施例 图2是本发明互连线制作方法的一种实施方式 图3a至图3g是本发明互连线制作方法的一种实施例 图4是上述互连线制作方法实施例中反应离子蚀刻的腔室图。
具体实施例方式
通过对上述的化学机械研磨缺陷的研究发现，造成化学机械研磨后钨表面下凹的原因在于，由于化学机械研磨相当于一个物理反应(机械研磨)和化学反应(研磨浆对于研磨表面的蚀刻作用)结合的过程，其在研磨过程中的对研磨表面的研磨速率存在差异。对于一定面积的钨表面而言，其中心研磨速率要大于边缘研磨速率。因而，经过一定时间的研磨之后，钨表面中心被研磨去除的厚度要多于边缘被研磨去除的厚度，使得钨表面下凹。
因此，为了减小上述研磨缺陷，获得一个更加平整的钨表面，可以采用对钨表面相对更均衡的去除手段，例如对钨进行蚀刻。 并且，对于一些金属电阻率要求不高的半导体产品，鸨与例如铜/铝的电阻率差
异对产品质量的影响较小，因而可以用钨代替铜/铝等金属而直接作为金属连线。
由此，本发明互连线制作方法的一种实施方式，参照图2所示，包括 步骤sl，在待形成互连线的基底表面形成沟槽； 步骤s2，以第一导电材料填充所述沟槽并覆盖基底表面； 步骤s3，蚀刻所述第一导电材料形成与互连线图案对应的第一导电材料连线。
其中，所述第一导电材料可以为鸨或者其他符合互连线电阻率要求的导电材料。
上述互连线制作方法的实施方式，其实是将目前例如钨插塞与金属连线的互连线结构，替换为由例如钨一体化形成的互连线结构。相对于目前钨插塞与金属连线的制作过程中包含的两次沉积、一次化学机械研磨和一次蚀刻，上述互连线制作方法的实施方式仅包含一次沉积和一次蚀刻。从工艺过程来看，上述互连线制作方法的实施方式节约了工艺成本。 并且，由于无需进行化学机械研磨，兼之前述的，采用蚀刻方法将能获得更为均衡的去除速率，因而蚀刻例如钨后，将能获得均衡性较好的钨表面，而不会出现前述的下凹缺陷。 在一个实施例中，所述以第一导电材料填充所述沟槽并覆盖基底表面可以采用物理气相淀积(PVD)的方法。
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在一个实施例中，蚀刻第一导电材料形成与互连线图案对应的第一导电材料连线可以采用反应离子蚀刻的方法。 下面以所述第一导电材料为钨为例，对互连线制作的过程进行进一步说明。
参照图3a所示，进行互连线的基底10表面已具有绝缘层20，所述绝缘层20用于电隔离，常采用例如氧化硅等材料。所述基底可以是已具有多层金属线的逻辑结构，也可以是某一层逻辑结构表面的金属线层。 结合图2和图3b所示，形成穿通所述绝缘层20的沟槽30。 一般可以采用例如干法蚀刻的方法，针对绝缘层20的材料采用相应的蚀刻气体。例如对于氧化硅，可以采用C4F8。所述蚀刻剂的用量根据所述绝缘层20的厚度而定。 结合图2和图3c所示，以钨填充所述沟槽30，形成覆盖基底10上的绝缘层20表面的金属层40。由于本例中钨不仅作为形成于沟槽30中的插塞，还作为金属连线，因而钨的沉积厚度需要根据沟槽30的深度以及当前作为金属连线所需的厚度来综合考虑。例如，基于绝缘层20中的沟槽30的深度为10000埃，此处钨的厚度可以为3000埃至6000埃。本例中沉积钨可以采用物理气相沉积的方法，其过程简述如下用等离子体轰击钨固体靶材，使得钨在所述沟槽30内沉积成膜。 继续参照图2所示，蚀刻钨形成与互连线图案对应的钨连线。其过程详述如下
首先，参照图3d所示，在钨表面形成光阻层50。例如，可以通过在钨表面涂布光刻胶以形成光阻层。另外，为了防止光刻胶与钨黏附力不够而脱胶，也可在涂胶前，先在钨表面形成黏附层(图未示)，继而在黏附层上涂布光刻胶。所述黏附层的材料通常可以采用介电抗反射层(DARC)，例如SION。 接着，参照图3e所示，对所述光阻层50曝光显影形成光阻图形50'。其具体过程包括对所述光阻层50曝光，将金属连线图案转移至光阻层50上，并经过显影后，形成光阻图形50'。 然后，以所述光阻图形50'为掩模，对钨执行蚀刻。所述蚀刻钨可以采用例如反应离子蚀刻的方法。 为使得说明更加清楚，对于反应离子蚀刻作简要说明 图4所示为一个用于进行反应离子蚀刻的腔室200的简单示意图。所述腔室200包括用于使得输入的反应气体成为等离子体的射频功率源201以及偏置电极202。在低压下，当反应气体通入腔室200后，在射频功率源201的激发下，产生电离并形成等离子体，等离子体是由带电的电子和离子组成，反应腔体中的气体在电子的撞击下，除了转变成离子外，还能吸收能量并形成大量的活性基团。而所述活性基团将和被刻蚀物质表面形成化学反应，反应生成物脱离被刻蚀物质表面，并被真空系统抽出腔室200。上述包含钨的待蚀刻结构203是被置于面积较小的偏置电极202上，当偏置电极运行时， 一个直流偏压会在等离子体和该电极间形成，并使带正电的反应气体离子加速轰击被刻蚀物质表面，这种离子轰击可大大加快表面的化学反应，及反应生成物的脱附，从而导致很高的蚀刻速率。
在蚀刻时，所述腔室200内的压力可以为5毫托(mT)至50毫托，例如5mT、25mT、50mT等，射频功率源201的功率可以为50瓦(w)至1000瓦，例如50w、400w、 1000w等，偏置电极202的功率可以为0至200w，例如50w、 100w、200w等，蚀刻气体可以采用例如SF6，气体流量可以为10sccm至200sccm，例如10sccm、 100sccm、200sccm等。另夕卜，为了使得蚀刻过程稳定，还可以通入氦气，氦气的气体流量可以小于或等于100sccm，例如10sccm、60sccm、100sccm等。 在所述蚀刻过程中，未被光阻图形50'覆盖的钨即被蚀刻去除，参照图3f所示，所述蚀刻过程持续至未被光阻图形50'覆盖的钨完全去除，曝露出绝缘层20为止。
参照图3g所示，在蚀刻结束后，去除光阻图形50'，形成最终的与互连线图案对应的鸨连线。 从上述互连线制作实例可以看到，其过程可以概述为将钨填充入沟槽并覆盖基底表面，并经相应蚀刻工艺而整体形成与下层贯通的互连线。因此，整体形成互连线只需通过一次钨的沉积及钨的蚀刻即可完成。对于一些金属电阻率要求不高的半导体产品，其较简单的工艺步骤无疑节约了工艺成本。 并且，上述互连线制作实例由于无需采用化学机械研磨方法，因而也不会产生例
如表面下凹的化学机械研磨缺陷，避免了由于该缺陷而影响半导体产品的质量。 继续参照图3g所示，本发明互连线结构的一种实施例包括基底10、基底10表
面具有沟槽的绝缘层20，以及覆盖所述绝缘层20，与互连线图案对应的第一导电材料连线40。 其中，所述第一导电材料可以为鸨或者其他符合互连线电阻率要求的导电材料。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
一种互连线制作方法，其特征在于，包括在待形成互连线的基底表面形成沟槽；以第一导电材料填充所述沟槽并覆盖基底表面；蚀刻所述第一导电材料形成与互连线图案对应的第一导电材料连线。
2. 如权利要求1所述的互连线制作方法，其特征在于，所述第一导电材料为钨。
3. 如权利要求1所述的互连线制作方法，其特征在于，所述以第一导电材料填充所述 沟槽并覆盖基底表面采用物理气相淀积的方法。
4. 如权利要求1所述的互连线制作方法，其特征在于，所述蚀刻第一导电材料形成与 互连线图案对应的第一导电材料连线包括在所述第一导电材料表面形成光阻层；对所述光阻层曝光显影形成与互连线图案对应的光阻图形； 以所述光阻图形为掩模，蚀刻所述第一导电材料。
5. 如权利要求1所述的互连线制作方法，其特征在于，所述蚀刻第一导电材料采用反 应离子蚀刻的方法。
6. 如权利要求2所述的互连线制作方法，其特征在于，所述蚀刻采用SFe作为蚀刻气体。
7. 如权利要求6所述的互连线制作方法，其特征在于，所述蚀刻气体SF6的流量为 10sccm至200sccm。
8. 如权利要求1所述的互连线制作方法，其特征在于，所述蚀刻还包括在蚀刻过程中 通入氦气。
9. 如权利要求8所述的金属连线制作方法，其特征在于，所述氦气的流量小于或等于 100sccm。
10. —种互连线结构，其特征在于，包括基底，基底表面具有沟槽的绝缘层以及覆盖 所述绝缘层、与互连线图案对应的第一导电材料连线。
11. 如权利要求io所述的互连线结构，其特征在于，所述第一导电材料为钨。
12. 如权利要求IO所述的互连线结构，其特征在于，所述第一导电材料连线还填充于所述沟槽内。
全文摘要
一种互连线制作方法及互连线结构。所述互连线制作方法包括在待形成互连线的基底表面形成沟槽；以第一导电材料填充所述沟槽并覆盖基底表面；蚀刻所述第一导电材料形成与互连线图案对应的第一导电材料连线。所述互连线制作方法及互连线结构节约工艺成本。
文档编号H01L23/52GK101752297SQ200810203810
公开日2010年6月23日 申请日期2008年12月1日 优先权日2008年12月1日
发明者冯喆韻, 刘丽, 刘伟, 杨广立, 滕丽华, 程勇, 蒲贤勇, 陈轶群, 高大为 申请人:中芯国际集成电路制造(上海)有限公司