专利名称：双极性装置的制作方法
技术领域：
本发明是有关于一种互补金属氧化半导体(Complementary Metal Oxide Semiconductor; CMOS),特别是有关于一种具有 改良性能以及利用标准互补金属氧化半导体制程的双极性装置。
背景技术：
由于互补金属氧化半导体(Complementary Metal Oxide Semiconductor;以下简称CMOS)具有低功率损耗以及高噪声容 忍度，因此经常被设计成输入/输出(I/0)装置以及电路，用以承受 高电压信号。在传统的半导体制程中，在制造这些输入/输出装置 以及电路时，需增加额外的遮罩(mask)。
为简化半导体制程，已知的做法是使用双极性装置(例如双极 性晶体管)来作为输入/输出装置。双极性装置能够承受较高的电 压，并较容易相容于传统的CMOS制程技术中另外，在模拟电路 中，双极性装置比CMOS具有更多的优点。因此较佳的做法是将 双极性装置连同CMOS装置一起应用在某些电路中，用以达到较 佳的效能，而又不会额外增加成本。
图l及图2显示已知PNP双极性晶体管的剖面图。PNP双极性 晶体管10可相容于CMOS制程技术。区域硅氧化(LOCal Oxidation of Silicon;以下简称LOCOS)绝缘层ll设置半导体基 底中，并在N阱15之上，其分隔主动区12- 14。在主动区12及13 中，掺杂P型杂质，用以分别形成射才及(emitter) 16及集极 (collector) 17。在射极16及集极17的间绝缘层11中，可定义出本质基极18，其是在N阱15之中。外质基极(extrinsic base)19透过 N阱15电性连接至本质基极18。外质基极19是掺杂N型的杂质， 以改善其导电性。当施加正确的偏压至射才及16、集才及17以及外质 基极19时，则将会增加在射极16以及集才及17之间流动的载流子。 PNP双极性晶体管10的效能是取决于本质基极18宽度以及本质基 极18与外质基极19的相隔距离。由于已知的电流增益B太小(其约 在4- 10)，故无法实际应用PNP双极性晶体管IO。另外，若使用 浅沟绝缘层(Shallow Trench Isolation;以下简称STI)来隔离 LOCOS绝缘层时，则几乎没有载流子在集极与射极间流动，因而 降低双极性晶体管的效能。
为改善效能，使用相容于C M O S技术的双极性装置是必需的。 若一基极的宽度是由一复晶硅栅极(poly gate)所决定，而不是由 STI或是LOCOS的间隔所决定时，则可得到大的电流增益。在目 前的技术中，恰好是深次微米(deep submicron)技术。若集极与 外质基极之间并没有STI时，则在集极与外质基极之间流动的电流 是没有任何阻碍的。
发明内容
本发明揭露一种双极性装置。 一射极形成在半导体基底中。 一集极在半导体基底中与射极侧向的分隔。 一栅极终端形成在半 导体基底上，用以定义射极与集极间的距离。 一外质基极形成在 半导体基底上，与射极或集极具有预设距离，其中外质基极、射 极、集极、以及栅极终端均设置在主动区中，通过在半导体基底 中的围绕的绝缘层结构来定义主动区。
本发明所述的双极性装置，该双极性装置包括一本质基极， 形成在该半导体基底中，在该栅极终端之下，以及在该射极与该 集极之间。
5本发明所述的双极性装置，该外质基极透过该半导体基底耦 接该本质基极。
本发明所述的双极性装置，该预设距离的宽度足以避免该外 质基极的空乏区与该集极的空乏区相互重叠。
本发明所述的双极性装置，更包括一分隔区，设置在该半导 体基底之上，以及在该外质基极与该集极之间，用以分隔该集极 与该外质基极。
本发明所述的双极性装置，该分隔区是为一阻碍层，用以阻
碍硅化物的形成。
本发明所述的双极性装置，该分隔区是为一虚栅极。 本发明所述的双极性装置，该绝缘层结构是为区域硅氧化层
结构、或是浅沟绝缘层结构。
本发明所述的双极性装置，该围绕的绝缘层结构是为N阱。 本发明还提供一种双极性装置，形成在一基底的一主动区之
中，该双极性装置，包括 一第一射极，形成在该基底之中；一 第一集极，形成在该半导体基底中，并与该第一射极侧向的分隔； 一第一栅极终端，设置在一第一间隔之上，该第一间隔是在该第 一射极与该第一集极之间； 一第一本质基极，定义在该第一栅极 终端之下，并与该第 一射极与该第 一集极形成一第 一双极性结； 一第二射极，形成在该基底之中； 一第二集极，形成在该半导体 基底中，并与该第二射极侧向的分隔； 一第二栅极终端，设置在 一第二间隔之上，该第二间隔是在该第二射极与该第二集极之间； 一第二本质基极，定义在该第二栅极终端之下，并与该第二射极 与该第二集极形成一第二双极性结；以及一共外质基极，用以调 整并分隔该第一及第二集极，并且透过该基底耦接该第 一及第二 本质基极。
本发明所述的双极性装置，更包括一第一分隔区以及一第二分隔区，该第一分隔区用以分隔该第一集极与共外质基极，该第 二分隔区用以分隔该第二集极与共外质基极。
本发明所述的双极性装置，该第 一 分隔区以及第二分隔区均 为一阻碍层，用以阻碍硅化物的形成。
本发明所述的双极性装置，该第一分隔区以及第二分隔区均 为一虛栅极。
本发明又提供一种双极性装置，利用 一互补金属氧化半导体
制程而形成在一基底的一主动区，该双极性装置，包括 一共射 极； 一第一集极，形成在该半导体基底中，并与该共射极侧向的 分隔； 一第一栅极终端，设置在一第一间隔之上，该第一间隔在 该共射极与该第一集极之间； 一第一本质基极，定义在该第一一册 极终端之下，并与该共射极以及该第 一 集极形成 一 第 一 双极性结； 一第一外质基极，用以调整并分隔该第一集极，并且透过该基底 耦接该第一本质基极； 一第二集极，形成在该半导体基底中，并 与该共射极侧向的分隔； 一第二栅极终端，设置在一第二间隔之 上，该第二间隔在该共射极与该第二集极之间； 一第二本质基极， 定义在该第二栅极终端之下，并与该共射极以及该第二集极形成 一第二双极性结；以及一第二外质基才及，用以调整并分隔该第二 集极，并且透过该基底耦接该第二本质基极。
本发明所述的双极性装置，更包括 一 第 一 分隔区以及 一 第二 分隔区，该第一分隔区用以分隔该第一集极与该第一外质基极， 该第二分隔区用以分隔该第二集极与该第二外质基极。
本发明提供一种双极性装置，其优点在于具有改善过的效能、 相容于CMOS技术、简洁的布局、步骤的简化、以及额外增加一 终端，用以调整本身。
图l显示已知双极性晶体管的剖面图2显示如图l所示的已知侧向双极性晶体管的俯视图3A显示本发明的双极性装置的一实施剖面图3B显示本发明的双极性装置的另 一 实施剖面图4显示如图3A所示的双极性装置的俯视图5显示本发明的双极性装置的另 一可能实施剖面图6显示如图5所示的双极性装置的俯视图7至图12显示本发明的双极性装置的另 一实施例的俯视图。
具体实施例方式
为让本发明的上述和其他目的、特征和优点能更明显易懂， 下文特举出较佳实施例，并配合所附图式，作详细"i兌明如下
本发明可降低侧向双极性晶体管的基极宽度及阻抗。为了使 电流不会被隔离层所阻隔，本发明将基极与集极设置在相同的主 动区。另外，本发明的基极及集极并不会在PN结处产生电容。在 今天的自行对准硅化物(self aligned silicide; salicide)制程中， 需避免形成在表面的集极与外质基极，透过硅化物而相互短路。 本发明所揭露的侧向双极性装置可平衡基极与集极的相对位置， 用以改善其效能。
图3A、图3B以及图4是本发明的侧向双极性装置的实施例。 图3A为PMOS PNP型态，而图3B为NMOS NPN双极性装置，其 中，相同的元件将以相同的符号表示。在图3A中，通过STI31所 围绕的区域，可定义出形成在N阱36之上的主动区32,其包括射 极33、集极34、以及外质基极35。外质基才及35形成于基底之上， 并与射极33或是与集极34之间具有一预设距离。本质基极37被定 义在栅极38之下，以及在射极33与集极34之间。本质基极37透过 外质基极35与N阱36接收外部偏压。栅极38具有栅极氧化层382，用以分隔复晶硅栅才及381与N阱36。 4册极38是作为一额外的终端 (terminal),用以接收一控制电压。该控制电压能够调整本质基极 37的电压电平。本实施例可应用在许多电^各中，例如在电压控制 振荡器(Voltage Controlled Oscillator; VCO)电路。事实上，这 个双极性装置的射极、本质基极以及集极分别与P M O S的源极、 栅极以及漏极共有。
外质基极35与集极34均位于相同的主动区域32,因此，没有 任何绝缘层(例如，LOCOS以及STI)来阻碍电流在它们之间流动， 便可有效地降低基极的阻抗，并改善双极性装置30的效能。
如上所述，若外质基极35与集极34太接近时，则在它们之间 的容值将增加，因而影响它们的PN结。当外质基极35与集极34 具有足够的距离时，则可避免增加它们之间的容值。外质基极35 与集极34之间的距离应足以避免本身的空乏区相互重叠。外质基 极35与集极34之间的距离至少需0.2um 0.3um。集极与外质基极 亦需被分隔开来，用以防止上方的硅化物将它们短路在一起。因 此将分隔区39设置在N阱36的上方，用以定义出外质基极35与集 极34之间的距离。分隔区39可以为 一 反抗保护氧化层(Resist Protection Oxide;以下简称RPO)， 或是为 一 虚栅极(dummy gate)。 RPO是为一遮罩物，用以预防硅化物形成在复晶硅栅极 (poly gate)或是在主动区的上方。虛栅极的结构与已知的栅极结 构相同，但不具有已知栅极的功能，例如导通或是截止沟道。在 本实施例中，分隔区39是为RPO，其宽度足以避免外质基极35与 集极34的空乏区相互重叠，并且可破坏形成在外质基极35与集极 34之间的^圭化物。
图4是为图3A的布局俯视图。图3B相似于图3A,不同之处在 于，图3B是显示NMOS NPN双极性装置。图3B以P型基底36'取 代图3A中的N阱36。有基极的P区被N阱311所围绕，并且在N阱311的表面。N阱311内建在P型基底中，其中，N阱311耦接到在P 型基底之下的深N阱(deep N well;未图示)。图3B的NPN双极性 装置与图3A中的PNP双极性装置一样，主动区亦被STI 31'所围绕。
图5及图6显示本发明的侧向双极性装置的另 一实施例。双极 性装置40具有P型的射极41、 P型的集极42、 N型的本质基极43、 以及N型的外质基极44。射极41、集极42、本质基极43以及外质 基极44均形成在主动区46之中。围绕的STI 47用以定义出主动区 46。控制栅极48定义本质基极43的宽度。本质基极43设置在N阱 45之中，并在射极41及集才及42之间。栅极氧化层482分隔复晶硅 栅极481与N阱45。本质基极43可能透过外质基极44及N阱45而接 收一外部偏压。
虚复晶硅栅极(dummy poly gate)49定义外质基极44与集极 42之间的一距离。如上所述，该距离应足以避免外质基才及44与集 极42的空乏区相互重叠。虚复晶硅栅极49亦预防任何硅化物形成 在外质基极44与集极42之间的距离上。与图3B—样，本领域技术 人员可利用上述的说明，将PNP双极性装置替换成NPN双极性装 置。
上述的双极性装置均可适用于CMOS技术。分隔区可利用一 般的制程所制成，用以形成一栅极或自行对准硅化物(salicide), 而不需额外增加遮罩的次数。由于上述的双极性装置可比已知的 CMOS装置操作在较高的电压电平，故本发明可作为高电压容忍 输入/输出装置。由于已知的输入/输出装置是利用CMOS，因而需 要额外增加制造的步骤。由于本发明的双极性装置使用较少的遮 罩程序，故若将本发明的双极性装置作为输入/输出装置时，则可 简化制造的步骤。
本发明的双极性装置亦解决沟道的漏电流及栅极氧化层击穿的问题。反观已知的做法，当集成电路的栅极宽度变窄时，便会 增加MOS装置的沟道漏电流以及栅极氧化层击穿的问题。当已知
的MOS装置与本发明的双极性装置需消耗相同的待机电流时，则
在装置的体积以及成本的考量下，本发明的双极性装置比已知的
MOS更为适合。
另外，为代替已知三终端(terminal)双极性装置，复多硅栅极 作为本发明的双极性装置的额外增加的终端。由于栅极的电压电 平可以被调整，故在射极、集极以及基极流动的电流亦可被调整。 合并MOS装置与双极性装置便可形成四终端(terminal)装置。通 过控制栅极电压，便可改善双极性装置的效能。若本发明的双极 性装置被设计成某些电路(例如V C O电路)时，则可利用该电路中的 固定节点提供控制电压。
图7至图12是为本发明的双极性装置的其它实施例，其中，分 隔区可具有许多种形状，但其功能仍然在于分隔基极与集极。分 隔区可为RPO或是虚栅极，以下将简单叙述分隔区的实施例。
图7显示本发明的双极性装置的一实施例的俯:枧图。双才及性装 置50形成于N阱51之上。复晶硅栅极52分隔射极53及集极54。本 质基极(未显示)在复晶硅栅极52之下，并且位于射极53及集极54 之间。分隔区55分隔集极54以及外质基极56,并具有一凹形 (saddle shape),因ot匕，夕卜质基底56的边乡彖吾卩分5624交中间4p分564 更接近复晶硅栅极5 2 。分隔区5 5通过中间的 一 个或更多的集极接 触窗(contact)58以及两端的外质基极接触窗59来减小凹形的宽 度。
图8显示本发明的双极性装置的另 一 实施例。双极性装置60 大致上相似于图7所示的双极性装置，不同处在于双极性装置60 的分隔区61的形状不同于分隔区55。外质基极62的中间部分622 比边缘部分624更接近复晶硅栅极63。分隔区61通过中间的外质基极接触窗64以及两端的集极接触窗66来减小凹形的宽度。
图9显示本发明的双极性装置的另一实施例，其中，两个双极 性装置被整合在同 一个装置中。双极性装置70具有第一双极性装 置71以及第二双极性装置72。第 一复晶硅栅极711分隔第 一射极 712与第一集极713。第二复晶硅栅极721分隔第二射极722与第二 集极723。第 一双极性装置71以及第二双极性装置72共享同 一个 外质基极73。外质基极73是由第一分隔区714以及第二分隔区724 所定义。外质基4及73的中间部分732较边缘部分734更接近第一复 晶硅栅极711以及第二复晶硅4册极721 。由于本实施例的第 一 双极 性装置71以及第二双极性装置72共享同 一个外质基极73，故可使 双极性装置70更简洁。分隔区的凹形容许更较好的集极接触窗与 基极接触窗的排列。此可称为双基极结构，其可降低基极的阻抗 以及增加射极的效能。
图10显示本发明的双极性装置80的另 一实施例。复晶^圭栅才及 81、 82以及分隔区83、 84定义出第一射极85、第二射极86、第一 集极87、第二集极88以及共享的外质基极89。双极性装置80不同 于图9的双极性装置的地方在于，共享的外质基底89的边缘部分 892较中间部分894更接近复晶硅栅极81、 82,故外质基极接触窗 与集极接触窗可分别被设置在两端与中间。本实施例的优点在于 可降低基极的阻抗，改善射极的效能，并具有简洁的结构。
图ll显示上述两个双极性装置的示意图，其中，两个双极性 装置被整合在射极对射极(emitter to emitter),或是同一射极结 构中。复晶硅4册极91、 92以及分隔区93、 94定义第一外质基极95、 第二外质基极96、第一集极97、第二集极98以及共享的射极99。 夕卜质基才及95、 96的边》彖4卩分952、 962分另'J车交中间告卩分954 、 964 更接近复晶硅栅极91、 92。
图12显示本发明的双极性装置的另 一实施例，其中，双极性装置100大体上相似于图ll所示的双极性装置，不同之处在于，外
质基极IOI、 102的中间部分IOIO、 1020分另'J寿交边乡彖部分1012、 1022更接近复晶硅栅极103、 104。图ll、图12所示的双极性装置 均可降低基极的阻抗、改善射极效能、以及具有简洁的结构。
上述的实施例是使用PNP双极性装置来说明本发明，同样地 亦可改变成NPN双极性装置，其亦具有相同的优点，例如相容于 CMOS技术、改善装置的效能、简化制程、简洁的结构、以及增 加调整终端。
虽然本发明已通过较佳实施例说明如上，^旦该较佳实施例并 非用以限定本发明。本领域的技术人员，在不脱离本发明的精神 和范围内，应有能力对该较佳实施例做出各种更改和补充，因此 本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下
10: PNP双极性晶体管
11:绝缘层
12~14、 32、46:主动区
15、36、 311、45、 51: N阱
16、33、 41、53、 99:射极
17、34、 42、54:集极
18、37、 43:本质基极
19、35、 44、56、 62、 73、 89、 101、 102:夕卜质基极
30、40、 50、60、 70、 80、 100:双极性装置
31、31，、 47:STI
38:栅极
381、 481、 52、 63、 81、 82、 91、 92、 103、 104:复晶石圭
栅极
382、 482:栅极氧化层39、 55、 61、 83、 84、 93、 94:分P鬲区 36': P型基底 48:控制栅-极
562、 624、 734、 892、 952、 962、 1012、 1022:边缘部分 564、 622、 732、 894、 954、 964、 1010、 1020:中间部分
58、 66:集极接触窗
59、 64:外质基极接触窗 71:第一双极性装置
72:第二双极性装置 711:第一复晶硅栅极
712、 85:第一射极
713、 87、 97:第一集极 714:第一分隔区
721:第二复晶硅栅极
722、 86:第二射极
723、 88、 98:第二集极 724:第二分隔区
95:第一外质基极 96:第二外质基极
权利要求
1.一种双极性装置，其特征在于，形成在一基底的一主动区之中，该双极性装置，包括一第一射极，形成在该基底之中；一第一集极，形成在该半导体基底中，并与该第一射极侧向的分隔；一第一栅极终端，设置在一第一间隔之上，该第一间隔是在该第一射极与该第一集极之间；一第一本质基极，定义在该第一栅极终端之下，并与该第一射极与该第一集极形成一第一双极性结；一第二射极，形成在该基底之中；一第二集极，形成在该半导体基底中，并与该第二射极侧向的分隔；一第二栅极终端，设置在一第二间隔之上，该第二间隔是在该第二射极与该第二集极之间；一第二本质基极，定义在该第二栅极终端之下，并与该第二射极与该第二集极形成一第二双极性结；以及一共外质基极，用以调整并分隔该第一及第二集极，并且透过该基底耦接该第一及第二本质基极。
2. 根据权利要求l所述的双极性装置，其特征在于，更包括 一第一分隔区以及一第二分隔区，该第一分隔区用以分隔该第一 集极与共外质基极，该第二分隔区用以分隔该第二集极与共外质基极。
3. 根据权利要求2所述的双极性装置，其特征在于，该第一 分隔区以及第二分隔区均为 一 阻碍层，用以阻碍硅化物的形成。
4. 根据权利要求2所述的双极性装置，其特征在于，该第一 分隔区以及第二分隔区均为 一虚4册极。
5. —种双极性装置，其特征在于，利用一互补金属氧化半导体制程而形成在一基底的一主动区，该双极性装置，包括 一共射极；一第一集极，形成在该半导体基底中，并与该共射极侧向的 分隔；一第一栅极终端，设置在一第一间隔之上，该第一间隔在该 共射极与该第 一 集极之间；一第一本质基极，定义在该第一栅极终端之下，并与该共射 极以及该第 一 集极形成一第 一双极性结；一第一外质基^f及，用以调整并分隔该第一集^^,并且透过该 基底耦接该第一本质基极；一第二集极，形成在该半导体基底中，并与该共射极侧向的分隔；一第二栅极终端，设置在一第二间隔之上，该第二间隔在该 共射极与该第二集极之间；一第二本质基极，定义在该第二栅极终端之下，并与该共射 极以及该第二集极形成一第二双极性结；以及一第二外质基极，用以调整并分隔该第二集极，并且透过该基底耦接该第二本质基极。
6.根据权利要求5所述的双极性装置，其特征在于，更包括 一第一分隔区以及一第二分隔区，该第一分隔区用以分隔该第一 集极与该第一外质基极，该第二分隔区用以分隔该第二集极与该 第二外质基极。
全文摘要
本发明提供一种双极性装置，包括一射极形成在半导体基底中；一集极在半导体基底中与射极侧向的分隔；栅极终端形成在半导体基底上，用以定义射极与集极间的距离；以及外质基极形成在半导体基底上，与射极或集极具有预设距离，其中外质基极、射极、集极以及栅极终端均设置在主动区中，通过在半导体基底中的围绕的绝缘层结构来定义主动区。本发明所述双极性装置，具有改善过的效能、相容于互补金属氧化半导体技术、简洁的布局、步骤的简化、以及额外增加一终端，用以调整本身。
文档编号H01L29/08GK101599490SQ20091014235
公开日2009年12月9日 申请日期2006年3月7日 优先权日2005年3月7日
发明者庄建祥 申请人:台湾积体电路制造股份有限公司