专利名称：具有独立源漏设计的三栅静态随机存取存储器及由其制成的器件的制作方法
技术领域：
所公开的实施例涉及半导体存储器器件以及制造它们的工艺。
背景技术：
随着集成电路半导体技术继续缩放到更小的几何尺寸，在最小的几何尺寸下的本征阈值电压(Vt)的变化影响质量。例如，在互补金属氧化物半导体(CM0Q静态随机存取存储器(SRAM)单元中的静态噪声容限(SNM)可能被本征Vt变化不利地影响。由日益更小的晶体管几何尺寸导致的SW的该减小可能导致困难。当Vcc缩放到更低的电压时，SW将
进一步减小。Vt变化给电源电压、晶体管尺寸、以及因此最小六晶体管(6T)CM0SSRAM单元尺寸的缩放造成了障碍。由于管芯尺寸和成本约束，对于常规的6TSRAM主导的高性能CMOS器件(例如专用集成电路(ASIC)以及微处理器)，这些阻碍限制了总的晶体管产率。
为了理解获得实施例的方式，上面简要描述的各种实施例的更具体的说明将参照附图给出。这些附图描绘的实施例不必是按照比例绘制的也不应被认为是对范围的限制。 将通过使用附图以附加的特征和细节来说明和解释一些实施例，附图中图1是根据一个实施例的具有三栅晶体管的六晶体管CMOS SRAM电路图的图示；图2是根据一个示例实施例的6T CMOS SRAM单元布局的俯视图；图加是根据一个示例实施例的、在初步处理期间图2所示的SRAM单元布局的截面正视图；图2b是根据一个实施例的、在进一步的处理后图加所示的SRAM单元布局的截面正视图；图2c是根据一个实施例的、在进一步的处理后图2b所示的SRAM单元布局的截面正视图；图2d是根据一个示例实施例的、在进一步的处理后图2c所示的SRAM单元布局的截面正视图；图2e是根据一个实施例的、在进一步的处理后图2d所示的SRAM单元布局的俯视图；图2f是根据一个实施例的、在进一步的处理后图3所示的SRAM单元布局的俯视图；图2g是根据一个示例实施例的、在进一步的处理后图4所示的SRAM单元布局的截面正视图；图3是根据一个实施例的、在进一步的处理后图2e所示的SRAM单元布局的截面正视图4是根据一个实施例的、在处理期间图2f所示的SRAM单元布局的截面正视图；图5是根据一个示例实施例的SRAM单元布局的俯视图；图6是根据一个示例实施例的SRAM单元布局的截面正视图；图6a是从图6中所示的部分6a所取的详细部分；图7是根据一个示例实施例的SRAM单元布局的截面正视图；图fe是根据一个示例实施例的在处理期间的SRAM单元布局的截面正视图；图8b是根据一个实施例的、在进一步的处理后图8a所示的SRAM单元布局的截面正视图；图9是根据一个示例实施例的工艺流程图；以及图10是根据一个实施例的电子系统的示意图。
具体实施例方式现在将参考附图，其中相同的结构可以设有相同的后缀参考标记。为了更清楚地示出各实施例的结构，这里包括的附图是集成电路结构的图解。因此，所制造的结构的实际外观，例如在显微照片中，可能表现得不同，然而仍然合并了所示实施例的要求保护的结构。而且，附图可能仅示出对于理解所示的实施例而言必要的结构。可能没有包括在本领域中已知的附加结构以保持附图的清晰。虽然在同一句子中可能提及处理器芯片和存储器芯片，但是不应解释为它们是等同的结构。在整个本公开中提及的“一个实施例”或“实施例”意味着结合该实施例描述的特定的特征、结构或特性包含在本发明的至少一个实施例中。在整个本公开中各个位置出现的短语“在一个实施例中”或“在实施例中”不一定全部指代相同的实施例。而且，特定的特征、结构或特性可以以任何合适的方式组合在一个或多个实施例中。例如“上”和“下”的术语可以通过参考X-Z坐标来理解，并且例如“相邻”的术语可以参考示出的X-Y坐标来理解。图1是根据实施例的具有三栅晶体管的6T CMOS SRAM电路图100的图示。该SRAM 单元示出了根据实施例的使用三栅晶体管的6T CMOS SRAM单元电路图。该SRAM单元包括两个N型存取器件102，两个N型下拉(pull-down)器件104和两个P型上拉(pull-up)器件106。该存取器件也可以称作通路器件，因为它们是字线晶体管以允许位线数据或操作进入该下拉和上拉器件。在一个实施例中，每个N型存取器件102包括具有独立源和漏(S/D) 部分的单鳍三栅晶体管。在一个实施例中，每个P型上拉器件106是单鳍三栅晶体管。以及在一个实施例中，每个N型下拉器件104是具有独立S/D部分的单鳍三栅晶体管。使用独立的S/D部分允许电路设计者获得用于SRAM单元的更高单元比(cell ratio) 0在该存取和下拉器件中的该独立的S/D部分可以递送更多的电流，因此增加了单元比而不增加单元布局尺寸。图2是根据一个示例实施例的6T CMOS SRAM单元布局的俯视图。在一个实施例中，该单元布局是不对称的，其中存取器件242被配置为彼此处于对角线上，如由X-Y坐标所示，下拉器件244和上拉器件246也是如此。每个存取器件的栅极位于半导电衬底210 之上的区域两次出现)中。利用这里所提到的进一步处理，每个存取器件242将包括独立S/D部分。每个下拉器件244的栅极位于半导电衬底210之上的区域244 (两次出现)中。利用这里所提到的进一步处理，每个下拉器件244将包括独立S/D部分。每个上拉器件M6的栅极位于半导电衬底210之上的区域246中。关于存取器件对2，区域M2由布置在N型扩散区222上的多晶硅膜212表示。关于下拉器件对4，区域M4由位于其中它们布置在N型扩散区222上的位置处的多晶硅膜 224表示。以及关于上拉器件M6，区域M6由位于其中它们布置在P型扩散区2 上的位置处的多晶硅膜2M表示。单元布局的完成可以用金属层来执行，所述金属层可以提供如图1所示的电源 (Vcc)和地(Vss)连接。金属层也可以将SRAM单元中的一个三栅晶体管的栅/源/漏极连接到SRAM单元中的另一个三栅晶体管的栅/源/漏极。其他金属层可以将第一 SRAM单元实施例连接到第二 SRAM单元实施例。如本文所述，N型三栅器件作为可以具有独立S/D部分的下拉器件对4以及N型三栅器件作为也可以具有独立S/D部分的存取器件M2的使用允许三栅SRAM单元被设计为在与平面SRAM单元相同的布局面积内具有更高的单元比。图加是根据一个示例实施例的在初步处理期间图2所示的SRAM单元布局的截面正视图。SRAM单元201被示为具有半导电衬底210。两个N型前驱(precursor)扩散区 221被示为在半导电衬底201中，P型前驱扩散区225也如此。通过沉积和图案化掩模214 以准备形成将支撑三栅结构的半导电鳍来继续进行处理。图2b是根据一个实施例的在进一步的处理后图加所示的SRAM单元布局的截面正视图。示出了在蚀刻超过掩模214(图2a)来形成凹陷216以留下在Z维度延伸的鳍形扩散区之后的SRAM单元202。如所示，两个鳍形N型扩散区222已经由图加中所示的两个 N型前驱扩散区221形成。类似地，鳍形P型扩散区226已经由P型前驱扩散区225形成。图2c是根据一个实施例的在进一步的处理后图2b所示的SRAM单元布局的截面正视图。示出了在形成浅沟槽隔离(STI)结构218后的SRAM单元203。在一个实施例中，电介质材料被毡毯状沉积、抛光以及回蚀以获得露出鳍形扩散区222和226的STI结构218。 在一个实施例中，电介质材料为硅石(SiO2)。图2d是根据一个示例实施例的在进一步的处理后图2c所示的SRAM单元布局的截面正视图。沿着图2中看到的截面线2d取截面。处理SRAM单元204以便通过沉积多晶硅膜并且将其图案化为多晶硅膜212来形成晶体管，其中多晶硅膜212布置在三栅配置中的存取(也称作通路栅)区域242处的N型扩散区222上。栅电介质层209和金属栅电极 211布置在多晶硅膜212之下并且该三个结构一起被图案化。在一个实施例中，栅电介质层209为高k材料，例如二氧化铪Hf02。在一个实施例中，栅电介质层209为高k材料，例如氧化锆(ZrO2)。在一个实施例中，栅电介质层209为高k材料，例如氧化铝(Al2O3)。在一个实施例中，栅电介质层209为高k材料，例如二氧化硅(SiO2)。金属栅电极211为例如氮化钛(TiN)的材料。在一个实施例中，金属栅电极211为例如氮化钽(TaN)的材料。在一个实施例中，金属栅电极211为例如铝(Al)的材料。根据具体的有用应用，也可以使用其他金属。通过图案化布置在下拉区域244处的N型扩散区222上的多晶硅膜2 来进一步处理晶体管的形成。在三栅配置中，多晶硅膜2M也布置在上拉区域246处的P型扩散区 226上。栅电介质层219和金属栅电极221布置在多晶硅膜2M之下。
图加是根据一个实施例的在进一步的处理后的图2d所示的SRAM单元布局的俯视图。SRAM单元205被示为具有在处理期间保护上拉区域246和存取区域242的第一阻挡掩模228。第一阻挡掩模2 被仅仅以覆盖轮廓示出以说明其主要保护上拉区域246和存取区域M2，但是留下露出的用于下拉区域M4的S/D部分以获得独立的S/D部分。图3是根据一个实施例的在处理期间的图加所示的SRAM单元布局的截面正视图。沿着图加中所示的截面线3取该截面正视图。第一阻挡掩模2 被显示为保护鳍形 P型扩散区226以及支撑存取区域242 (图2e)的鳍形N型扩散区222。在一个处理实施例中，第一外延膜230生长在通过阻挡掩模2 露出的并且是下拉区域244的一部分的鳍形N型扩散区222上。在一个实施例中，首先生长第一外延膜230， 之后植入232掺杂剂以关于S/D块体(bulk)和S/D掺杂来增强S/D结构。在一个实施例中，第一外延膜230是通过硅烷工艺沉积的硅。在一个实施例中，使用关于S/D块体和S/D 掺杂二者获得独立S/D结构的原位掺杂来生长第一外延膜230。在一个实施例中，第一外延膜230既不是通过植入232也不是通过原位掺杂来生长的。图2f是根据一个实施例的在进一步的处理后的图3所示的SRAM单元布局的俯视图。SRAM单元206被示为具有在处理期间保护上拉区域246和下拉区域242的第二阻挡掩模234。第二阻挡掩模234被仅仅以覆盖轮廓示出以说明其主要保护上拉区域246和下拉区域M4，但是留下露出的用于存取区域M2的S/D部分以便于获得独立的S/D部分。图4是根据一个实施例的在处理期间的图2f所示的SRAM单元布局的截面正视图。沿着图2f中示出的截面线4取该截面正视图。第二阻挡掩模234被示为保护鳍形P 型扩散区226以及作为下拉区域图2f)的一部分的鳍形N型扩散区222。在一个处理实施例中，第二外延膜236生长在通过第二阻挡掩模234露出并且作为存取区域M2的一部分的鳍形N型扩散区222上。在一个实施例中，首先生长第二外延膜236，之后植入238掺杂剂来关于S/D块体和S/D掺杂二者增强S/D结构。在一个实施例中，使用获得关于S/D块体和S/D掺杂二者的独立S/D结构的原位掺杂来生长第二外延膜 236。在一个实施例中，仅第二外延膜236既不是通过植入232也不是通过原位掺杂来生长的。第一外延膜230也可以被称作外延下拉S/D膜230。类似地，第二外延膜236也可以被称作外延存取S/D膜236.现在可以理解，下拉区域的S/D部分优于SRAM中S/D部分存取区域的增强可以通过例如仅在下拉区域的S/D部分处至少发生一次外延来实现。结果，定义为下拉的总电导率与存取的总电导率的比率的贝塔(beta)比通过获得比存取外部电阻率更低的下拉外部电阻率(Rrart)而得到改善。图2g是根据一个示例实施例的在进一步的处理后的图4所示的SRAM单元布局的截面正视图。已经通过剥离第二阻挡掩模234对SRAM单元207进行了进一步的处理。第一外延膜230布置在作为下拉区域244 —部分的N型扩散区222的上方和上面。第二外延膜236暴露在作为存取区域M2的一部分的N型扩散区222的上方和上面。在一个实施例中，在第一外延膜230和第二外延膜236之间的掺杂是有差别的。 掺杂差别化有利于改变SRAM单元的行为。在一个实施例中，进行外延膜的掺杂以使得包含在下拉M4区域中的晶体管具有比包含在存取区域M2中的晶体管低的I ext。在一个工艺实施例中，支撑下拉区域244的外延膜体积大小不同于支撑存取区域242的外延膜大小，以至于下拉区域M4的Iiext比存取区域M2的Iiext低。在一个工艺实施例中，在下拉区域244 中的S/D部分的掺杂不同于在存取区域M2中的S/D部分的掺杂，以至于下拉区域M4的 Rext比存取区域242的Rext低。在一个实施例中，作为下拉区域242 —部分的鳍形N型扩散区222的掺杂通过首先使用N型掺杂剂在从1 X IO19CnT3到5 X IO19CnT3的范围植入N型扩散区222来实现。在处理期间，外延部分(例如第一外延膜230和第二外延膜236)在从IX IO2tlCnT3到IXlO22CnT3 的范围内掺杂，并且在外延膜中获得掺杂差异以允许下拉的Rext比存取的Rext低。在一个实施例中，鳍形N型扩散区222植入有在从1 X 1019cm_3到5 X 1019cm_3的范围内的N型掺杂剂，第一外延膜230的掺杂在从1 X IO20cnT3到5 X IO20cnT3的范围内，并且第二外延膜236的掺杂在从1 X IO21cnT3到1 X IO22CnT3的范围内。现在可以理解，可以进行体积大小和掺杂差异的组合以便于有益的配置获得比存取Rrart低的下拉Rrat。在一个实施例中，体积大小是不同的以获得该有益的配置。在一个实施例中，在存取S/D外延和下拉S/D外延之间体积大小基本上是相等的，但是掺杂是不同的以获得该有益的配置。在一个实施例中，在存取S/D外延236和下拉S/D外延230之间体积大小和掺杂都是不同的以获得该有益的配置。在一个实施例中，差异可以通过对存取S/D外延236和下拉S/D外延230的至少一个使用原位掺杂来实现。在一个示例实施例中，在外延生长后植入存取S/D外延236，但是在外延生长期间原位掺杂下拉S/D外延230。在一个示例实施例中，在外延生长后植入下拉S/D外延230，但是在外延生长期间原位掺杂存取S/D外延236。现在应当理解的是SRAM单元可以根据本公开中所提及的技术来构造，其中下拉和存取器件的至少一个包括非平面配置。典型地，根据若干实施例，所有的扩散区都可以是鳍形的，但是并不是全都需要是鳍形的。图5是根据一个实施例的图2g中所示的SRAM单元布局的俯视图。SRAM单元207 被示为具有独立的S/D部分230和236。能够看到显示了一个外延生长的实施例。图6是根据一个示例实施例的SRAM单元布局的截面正视图。SRAM单元600类似于在图2g中所示的SRAM单元207，除了处理条件导致外延膜630和636的形状独特之外。 当在该截面观察时，外延膜630和636呈现类金刚石轮廓。其他所示结构包括半导电衬底 610，STI结构618，鳍形N型扩散区622以及P型扩散区626。图6a是从图6中所示的部分6a所取的详细部分。在一个实施例中，外延膜的量化(quantification)可以被定义为在外延膜体积除以在STI上方延伸的鳍片体积623之间的比。如从图6a具体所看到的，在STI 618上方延伸的鳍片体积623是N型扩散区622 的一部分。在STI 618上方延伸的鳍片体积623除以外延体积636的该度量可以被称为外延636的“外延高度”或“高”。在一个实施例中，外延高度小于一。在一个实施例中，外延高度等于一。在一个实施例中，外延高度在1到4的范围内。在一个实施例中，外延高度约为2。在一个实施例中， 外延高度约为3。在一个实施例中，外延高度在3到4的范围内。图7是根据一个示例实施例的SRAM单元的截面正视图。SRAM单元700类似于 SRAM单元207和600，除了处理条件导致外延膜730和736的形状独特之外。当在该截面观察时，外延膜730和736呈现类圆形轮廓。其他结构包括半导电衬底710，STI结构718， 鳍形N型扩散区722以及鳍形P型扩散区726。在外延730和736可以具有基本上圆形的轮廓的情况下，现在可以看出外延膜的外延高度也可以通过比较扩散区体积和外延体积来量化。图fe是根据一个示例实施例的在处理期间的SRAM单元800的截面正视图。可以沿着图2e中所示的截面线3取该截面正视图。第一阻挡掩模拟8被显示为保护鳍形P型扩散区826以及与存取区域相邻的鳍形N型扩散区822。在一个处理中，进行掺杂剂的植入832以进入通过第一阻挡掩模828露出的鳍形 N型扩散区822。该植入832关于S/D掺杂增强了 S/D部分。形成存取富集区域833，其掺杂不同于由STI 818防护的N型扩散区822的块体。图8b是根据一个实施例的在进一步的处理后的图8a所示的SRAM单元布局的截面正视图。通过与图加中所示的截面线3处于相同位置的截面线在截面正视图中观察SRAM 单元801。第二阻挡掩膜834被显示为保护鳍形P型扩散区826以及与下拉区域相邻的鳍形N型扩散区822。在一个处理实施例中，进行掺杂剂的植入838以关于S/D块体和S/D掺杂增强S/ D结构。形成下拉富集区域838，其掺杂不同于由STI 818防护的N型扩散区822的块体。现在可以理解，图8a和8b中所示的S/D部分增强可以在具有或者没有外延的情况下进行。在一个实施例中，掺杂差异遵循着上面对于图2g和5中所示的SRAM布局提及的外延掺杂差异实施例的掺杂差异。图9是根据一个示例实施例的工艺流程图900。在910，该工艺包括在SRAM布局中形成鳍形N和P型扩散区。在非限制的示例实施例中，并不是全部的扩散区都是鳍形的，而是至少一个是非平面扩散区。在920，该工艺包括在鳍形扩散区上形成通路、上拉和下拉区域。在非限制的示例实施例中，并不是全部的扩散区都是鳍形的，而是至少一个是非平面扩散区。在930，该工艺包括增强通路和下拉区域的至少一个S/D部分。在932，在930的工艺被修改，其中增强包括在至少一个鳍形扩散区上生长外延膜。在非限制的示例中，仅在通路区域的S/D部分上生长外延以至于下拉区域具有比通路区域低的Rrart。在934，在930的工艺被修改，其中增强包括在鳍形扩散区上生长有差异的外延膜，其中差异是在通路区域和下拉区域的S/D部分上的外延之间以至于下拉区域具有比通路区域低的Rrart。在936，在930的工艺被修改，其中增强包括有差别地掺杂S/D部分，其中差异是在通路区域的S/D部分的掺杂与下拉区域的S/D部分的掺杂之间，以至于下拉区域具有比通路区域低的Rrart。现在可以通过文中提及以及图9中所示的公开内容理解，可以进行工艺932、934 和936的组合以至于下拉区域具有比通路区域低的I ext。在940，以总结的形式表示工艺以至于在使得下拉区域具有比通路区域低的Rrait的条件下进行增强。在一个实施例中，工艺从910开始并且在940终止，其中包括从工艺932、934和936中一个工艺到所有工艺。在950所示的方法实施例中，SRAM布局实施例被安装到计算机系统内。
图10是根据实施例的计算机系统的示意图。如所示的计算机系统1000(也称为电子系统1000)可以具体化为根据本公开中提及的几个公开实施例以及它们的等效物的任何一个的6T SRAM单元，该单元具有独立的 S/D存取和下拉部分以至于下拉区域具有比通路区域低的Rext。在一个实施例中，电子系统1000是计算机系统，其包括电耦合电子系统1000的各个部件的系统总线1020。根据各个实施例，该系统总线1020为单个总线或总线的任何组合。该电子系统1000包括电压源 1030，其向集成电路1010供电。在某些实施例中，电压源1030通过系统总线1020向集成电路1010提供电流。根据实施例，集成电路1010电耦合到系统总线1020并且包括任何电路或电路的组合。在一个实施例中，集成电路1010包括处理器1012，其可以是任何类型。如这里所使用的，处理器1012可以意指任何类型的电路，例如但不限于，微处理器，微控制器，图形处理器，数字信号处理器，或其他处理器。在一个实施例中，SRAM实施例在处理器的存储器高速缓存中被找到。可以包括在集成电路1010中的其他类型的电路是常规电路或专用集成电路(ASIC)，例如用于在无线设备中使用的通信电路1014，所述无线设备如蜂窝电话，寻呼机，便携式计算机，双向无线电设备以及类似的电子系统。在一个实施例中，处理器1010 包括管芯上存储器1016，例如静态随机存取存储器(SRAM)并且该SRAM可以包括具有独立的存取和下拉区域的S/D部分的6T SRAM单元。在一个实施例中，处理器1010包括嵌入式管芯上存储器1016，例如嵌入式动态随机存取存储器(eDRAM)。在一个实施例，电子系统1000也包括外部存储器1040，其又可以包括一个或多个适于特定应用的存储器元件，例如RAM形式的主存储器1042，一个或多个硬盘驱动器1044， 和/或一个或多个处理可移除介质1046的驱动器，所述可移除介质1046例如盘、紧致盘 (CD)，数字可变盘(DVD)，闪存钥匙，以及其他本领域已知的可移除介质。在一个实施例中，电子系统1000也包括显示设备1050，音频输出1060。在一个实施例中，电子系统1000包括控制器1070，例如键盘，鼠标，轨迹球，游戏控制器，麦克风，语音识别设备，或将信息输入电子系统1000的任何其他设备。如这里所示，集成电路1010可以以若干不同的实施例来实现，包括根据几个所公开实施例和它们的等效物的任一个的具有独立的S/D存取和下拉部分的6T SRAM单元、电子系统、计算机系统、制造集成电路的一个或多个方法、以及制造电子组件的一个或多个方法，该电子组件包括根据各个实施例中记载的几个公开实施例以及它们的本领域认知的等效物的任一个的具有独立的S/D存取和下拉部分的6T SRAM单元。元件、材料、几何形状， 尺寸以及操作的顺序都可以被改变以适应特定的I/O耦合需要，该需要包括根据几个公开的实施例和它们的等效物的任一个的具有独立的S/D存取和下拉部分的6T SRAM单元的阵列接触计数，阵列接触配置。提供摘要以符合要求摘要的37C. F. R § 1. 72 (b)，摘要允许读者快速地确定技术公开的特性和要点。应当理解提交摘要不是将其用来解释或限制权利要求的范围或含义。在前面的具体说明中，为了简化公开的目的，各种特征被一起分组在单个实施例中。该公开方法不应被解释为反映以下意图本发明所要求保护的实施例要求比在每个权利要求中清楚地表述的更多的特征。相反，如下面的权利要求所反映的，发明的主题在于少于单个所公开实施例的全部特征。因此，下面的权利要求在此并入具体说明中，每个权利要求作为单独的优选实施例代表其本身。 本领域技术人员将容易地理解，可以在不脱离如所附权利要求中表述的本发明的原则和范围的情况下，对为了解释本发明的特性而已经说明和示出的细节、材料以及部件和方法阶段的排列上做出各种其他改变。
权利要求
1.一种工艺，包括在半导电衬底的静态随机存取存储器(SRAM)布局中形成鳍形N型和P型扩散区；在该鳍形扩散区上形成通路区域、上拉区域和下拉区域；增强通路区域的源和漏(S/D)部分以及下拉区域的S/D部分中的至少一个。
2.权利要求1的工艺，其中增强通路区域的S/D部分包括在鳍形N型扩散区上生长外延膜。
3.权利要求1的工艺，其中增强通路区域的S/D部分包括在鳍形N型扩散区上生长外延膜，接着将N型掺杂剂植入该外延膜内。
4.权利要求1的工艺，其中增强通路区域的S/D部分包括在鳍形N型扩散区上生长外延膜，同时原位生长N型掺杂剂到该外延膜内。
5.权利要求1的工艺，其中增强通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间获得有差别的外延体积量。
6.权利要求1的工艺，其中增强通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间获得有差别的外延掺杂剂量。
7.权利要求1的工艺，其中增强通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间获得有差别的外延掺杂剂量和有差别的外延体积量两者。
8.权利要求1的工艺，其中在使得下拉区域的外部电阻率低于通路区域的外部电阻率的条件下进行增强。
9.权利要求1的工艺，其中SRAM布局是6晶体管(6T)布局，并且其中下拉区域布置在上拉区域和通路区域之间。
10.一种工艺，包括在半导电衬底的静态随机存取存储器(SRAM)布局中形成N型和P型扩散区；在该扩散区上形成通路区域、上拉区域和下拉区域；以及在使得下拉区域的外部电阻率低于通路区域的外部电阻率的条件下增强通路区域的源和漏(S/D)部分以及下拉区域的S/D部分中的至少一个。
11.权利要求10的工艺，其中增强通路区域的S/D部分包括在鳍形N型扩散区上生长外延膜。
12.权利要求10的工艺，其中增强通路区域的S/D部分包括在鳍形N型扩散区上生长外延膜，接着将N型掺杂剂植入该外延膜内。
13.权利要求10的工艺，其中增强通路区域的S/D部分包括在鳍形N型扩散区上生长外延膜，同时原位生长N型掺杂剂到该外延膜内。
14.权利要求10的工艺，其中增强通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间获得有差别的外延体积量。
15.权利要求10的工艺，其中增强通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间获得有差别的外延掺杂剂量。
16.权利要求10的工艺，其中增强通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间获得有差别的外延掺杂剂量和有差别的外延体积量两者。
17.一种静态随机存取存储器电路，包括至少一个存取器件，其包括通路区域的源和漏(S/D)部分； 至少一个上拉器件；以及至少一个下拉器件，其包括下拉区域的S/D部分，其中下拉区域的外部电阻率(Rrait)低于通路区域的Rext。
18.权利要求17的存储器电路，其中下拉和存取器件的至少一个包括非平面配置。
19.权利要求17的存储器电路，其中通路区域和下拉区域的S/D部分的至少一个包括外延。
20.权利要求17的存储器电路，其中下拉和存取器件的至少一个包括非平面配置，以及其中通路区域和下拉区域的S/D部分的至少一个包括外延。
21.权利要求17的存储器电路，其中通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间的有差别的外延体积量。
22.权利要求17的存储器电路，其中通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间的有差别的外延掺杂剂量。
23.权利要求17的存储器电路，其中通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间的有差别的外延掺杂剂量和有差别的外延体积量二者。
24.—种计算系统，包括管芯，其包括静态随机存取存储器电路，所述静态随机存取存储器电路包括 至少一个存取器件，其包括通路区域的源和漏(S/D)部分； 至少一个上拉器件；以及至少一个下拉器件，其包括下拉区域的S/D部分，其中下拉区域的外部电阻率(Rext)低于通路区域的Rrart ；以及外部存储器，其耦合到该微电子管芯。
25.权利要求对的计算系统，其中计算系统是蜂窝电话、寻呼机、便携式计算机、台式计算机、双向无线电设备之一的一部分。
26.权利要求M的计算系统，其中通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间的有差别的外延体积量。
27.权利要求24的计算系统，其中通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间的有差别的外延掺杂剂量。
28.权利要求M的计算系统，其中通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间的有差别的外延掺杂剂量和有差别的外延体积量两者。
全文摘要
一种静态随机存取存储器电路包括至少一个存取器件，其包括通路区域的源和漏部分；至少一个上拉器件；以及至少一个下拉器件，其包括下拉区域的源和漏部分。静态随机存取存储器电路被配置为下拉区域的外部电阻率(Rext)低于通路区域的Rext。获得静态随机存取存储器电路的工艺包括源和漏外延。
文档编号H01L27/11GK102171813SQ200980139208
公开日2011年8月31日 申请日期2009年12月9日 优先权日2008年12月24日
发明者B·多伊尔, R·S·仇, R·皮拉雷西蒂, W·拉奇马迪 申请人:英特尔公司