专利名称：基板处理装置的制作方法
技术领域：
本发明涉及ー种采用了等离子体的基板处理装置。
背景技术：
平行平板型的基板处理装置中，对ー对电极中的一个施加RF(高频)以产生等离子体，通过该等离子体对置于施加了 RF的电极上、或者另ー电极上的基板(Wafer)进行处理。这里，为了抑制电荷累积损坏、局所异常蚀刻(开槽)，公开了施加脉冲状的正电压作为偏压的技术(參照专利文献1)。现有技术文献专利文献专利文献1日本专利公开平08-264509号公报
发明内容
发明要解决的技术问题但是，即使施加脉冲状的正电压，也并不一定能够进行有效的处理。本发明的目的在干，提供ー种能够进行有效的处理的基板处理装置。解决问题的技术手段本发明的实施方式所涉及的基板处理装置，包括腔室；配置于所述腔室内的第一电极；在所述腔室内与所述第一电极相对配置、保持基板的第二电极；对所述第二电极施加50MHz以上的频率的RF电压的RF电源；脉冲电源，该脉冲电源对所述第二电极反复施加与所述RF电压重叠的、包含负电压脉冲和从该负电压脉冲起延迟时间为50η秒以下的正电压脉冲的电压波形。发明的效果根据本发明，可以提供ー种能够进行有效的处理的基板处理装置。
图1是本发明的一个实施方式的基板处理装置1的概略构成图。图2是表示組合脉冲波形的一个实例的图。图3是表示脉冲电源21的内部构成的一例的示意图。图4是表示分解組合脉冲波形分解之后的状态的图。图5是表示对晶片15进行处理时的状态的截面图。图6是表示晶片15上的电压随时间变化的一例的图表。图7是表示晶片15上流过的电子电流随时间变化的一例的图表。图8是表示組合脉冲波形的一例的图表。
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图9是表示晶片15上的电压随时间变化的一例的图表。图10是将图9的一部分放大之后的图表。图11是表示晶片15上流过的电子电流随时间变化的一例的图表。图12是表示有效功率Pe (t)随时间变化的一例的图表。图13是表示有效电能Ee与占空比D的对应关系的一例的图表。图14是表示延迟时间的示意图。图15是表示有效功率Pe (t)随时间变化的一例的图表。图16是表示有效电能Ee与延迟时间td(delay time)的对应关系的一例的图表。图17是表示有效功率Pe (t)随时间变化的一例的图表。图18是表示有效电能Ee与正电压脉冲的个数N的对应关系的一例的图表。图19是表示組合脉冲波形的一例的图。
具体实施例方式(基板处理装置的构成)图1是本发明的ー个方式的基板处理装置1的概略构成图。该基板处理装置1是平行平板型的RIE(ReactiveIonEtching)装置。晶片(Wafer) 15是该实施方式的基板处理装置1的处理对象(基板)。蚀刻腔室 11保持对晶片15进行处理的必要环境。处理气体导入管12导入对晶片15进行处理所必要的处理气体。作为处理气体，除了 Ar、Kr、Xe、N2, 02、CO、H2等气体之外，还可以适宜使用
^Ji 6、レι /1、し21= β、レ/if 8、レ5玉 8、しJ 6、し丄2、Hbr、。 Η』、。ll』ο下部电极16具有用于保持晶片15的静电吸盘。上部电极13与下部电极16的上部相对设置，其一端作为接地电位(接地电位)。该上部电极13和下部电极16构成平行平板电极。等离子体14由施加于下部电极16的RF产生。形成该等离子体14的离子向着图 1中的箭头的方向、即晶片15入射。该基板处理装置1利用等离子体14对晶片15进行蚀刻。排气ロ 17连接于图未示的压カ调整阀、排气泵。蚀刻腔室11内的气体从排气ロ 17被排出，使蚀刻腔室11内的压カ保持一定。RF电源19产生向下部电极16施加的RF电压。RF电压的频率在50MHz以上。又，具体情况在下文中叙述。匹配器18匹配RF电源19 和等离子体14的阻杭。脉冲电源21向LPF20输出例如图2所示的电压波形(組合脉冲(Pulse)波形)。 图2的图表中的纵轴、横轴分别表示电压(Voltage)和时间(μ S)。如图2所示，该组合脉冲波形周期地重复组合了负电压脉冲、正电压脉冲的波形。 负电压脉冲、正电压脉冲分别是1个脉冲内电压(峰值电压)为大致一定的矩形波状的电压波形。又，详情在后文叙述。图3是表示脉冲电源21的内部构成的一例的示意图。在该例中，脉冲电源21具有DC电源31、32、开关33 35、选通脉冲发生器36。DC电源31、32是负电压和正电压的电源。DC电源31作为第一电源工作，该第一电源具有与负电压脉冲的峰值电压对应的第一电压。DC电源32作为第二电源工作，该第二电源具有与正电压脉冲的峰值电压对应的第二电压。开关33 35通过选通脉冲发生器36控制，分别用于施加负电压、正电压、接地电位。开关33作为第一开关工作，该第一开关对所述第一电源与输出端的连接状态进行切換。开关34作为第二开关工作，该第二开关对所述第二电源与输出端的连接状态进行切換。开关35作为第三开关工作，该第三开关对所述接地电位与输出端的连接状态进行切换。选通脉冲发生器36用来控制开关33 35的接通和断开，作为控制第一 第三开关的控制部工作。选通脉冲发生器36通过按(接通、断开、断开)、(断开、接通、断开)、 (断开、断开、接通)的顺序控制开关33 35的組合，向脉冲电源21的输出端子施加负电压、正电压、接地电位。图4表示图2所示的組合脉冲波形分解成负电压脉冲波形、正电压脉冲波形、接地电位之后的状态。选通脉冲发生器36通过控制开关33 35，在时刻tl t2、t2 t3、 t3 t4分别从脉冲电源21输出负电压脉冲、正电压脉冲、接地电位。时刻t4 t5、t5 t6、t6 t7也同样，分别从脉冲电源21输出负电压脉冲、正电压脉冲、接地电位。LPF (低通滤波器)20防止来自RF电源19的高频返入脉冲电源21，并使从脉冲电源21输入的电压波形中的仅低频成分向下部电极16输出。从而使来自RF电源19的高频和来自脉冲电源21的組合脉冲波形重叠地被施加到下部电极16。(基板处理装置的动作)在被抽真空达到了规定压力的蚀刻腔室11内，通过图未示的输送机构输送晶片 15。然后，通过下部电极16所具备的静电吸盘，在下部电极16上保持晶片15。然后，从处理气体导入管12导入晶片15处理所必要的处理气体。此时，被导入蚀刻腔室11内的处理气体通过图未示的压カ调整阀和排气泵从排气ロ 17以规定的速度被排出。从而使蚀刻腔室11内的压カ保持一定。然后，从RF电源19介由匹配器18向下部电极16施加RF。又，使图2所示的組合脉冲波形与RF重叠地从脉冲电源21向下部电极16施加。通过来自RF电源19的RF功率控制等离子体密度。通过来自脉冲电源21的负电压脉冲的电压，控制向晶片15入射的离子的入射能量。通过具有晶片15的处理阈值以上的能量的离子，使晶片15被蚀刻。A. RF电压的频率如上所述，RF电源19的频率为50MHz以上。下面、对其理由进行说明。通过使RF 电源19的频率为50MHz以上，具有如下(1)、(2)的优点。(1)仅通过负电压脉冲进行对离子的平均入射能量Vdc的控制如上所述，RF电压和組合电压脉冲重叠地向下部电极16施加。通过RF电压，在下部电极16和上部电极13之间生成等离子体14。该等离子体14中的正离子入射到晶片 15，对晶片15进行处理。此时，入射的正离子的平均入射能量Vdc可以区分为由RF电压引起的成分Vdcl和由负电压脉冲引起的成分Vdc2。这里，随着RF电压的频率的増大，成分Vdcl減少。尤其是RF功率在2. 2ff/cm2左右以下、RF频率超过50MHz的话，成分Vdcl大致变为50eV(对晶片15的处理不产生影响的阈值)以下。又，即使是超过了 2. 2W/cm2这样的RF功率，成分Vdcl对RF功率的依存性也变得极小。因此，通过使RF频率为50MHz以上，使平均入射能量Vdc变得不依存于RF电压， 而仅依存于负电压脉冲。换而言之，能够仅以负电压脉冲来控制入射能量Vdc。从而，如下文所述，使通过负脉冲生成的、窄带能量的离子的高精度加工成为可能。又，对下部电极16施加RF电压是为了高效地生成等离子体。即使是在晶片15上堆积了绝缘膜，也能够高效率地生成等离子体，并对晶片15进行处理。(2)离子的入射能量分布的窄带化如下文所示，通过使RF电压的频率増大，可以通过实质上单一能量峰值的离子， 有效且高精度地加工晶片15。一般来说，等离子体14内离子能量的分布具有低能量侧峰值Pl和高能量侧峰值 P2。这是因为等离子体14由RF电压产生。该峰值P1、P2之间的能量分散ΔΕ依存于等离子体发生条件，为数10 数100 [eV]。因此，即使是将平均入射能量Vdc调整为最适合晶片 15加工的值，入射到晶片15的离子中，仍然存在能量过高的离子(高能量侧峰值)和能量过低的离子(低能量侧峰值)。以这样具有两个能量分布的离子加工晶片15的话，加工精度可能变得不够高。例如，以高能量侧峰值的离子加工晶片15吋，加工后的沟槽可能发生肩部被削(塌肩)。另ー 方面，以低能量侧峰值的离子加工晶片15吋，可能因在表面反应阈值以下而不能加工，或者，加工的各向异性发生劣化(离子入射角度由于热速度而变大)。随着RF电压频率的増大，能量分析AEi减小。因此，通过使RF电压的频率増大， 尤其是増大到50MHz以上，使离子的入射能量分布窄带化。从而，可以通过实质上单一能量峰值的离子处理晶片15。S卩，频率50MHz以上的RF实质上不生成能量过高的离子。B.在沟槽的底部等发生电荷累积(Charge-up)以下，对施加正电压脉冲的效果进行说明。首先，对不施加正电压脉冲，仅施加负电压脉冲的情况进行说明。在晶片15上的绝缘膜上形成深的形状(深的沟槽、深的孔)、或者复杂的形状(立体形状)吋，只有RF电压和负电压脉冲的话(没有施加正电压脉冲)，特别是会在沟槽的内部产生电荷累积现象。在沟槽内部的电荷累积，是沟槽的加工精度降低的原因。以下，对电荷累积的发生原因进行说明。图5是表示对晶片15进行处理时的状态的截面图。这里，晶片15是基板41、绝缘体42的层叠体，采用掩膜43形成沟槽44。基板41、绝缘体42、掩膜43可以分别采用例如 5土、3比(、313附(氮化硅)。等离子体中存在正离子I+和电子e_，这双方都向着基板41入射。在沟槽44的外部表面，在负脉冲的1周期内，相同数量的正离子I+和电子e_飞来，具有电气中和的倾向。 另ー方面，宽度较窄，长宽比大的沟槽44的内部表面，有电荷累积(带电)的倾向。沟槽44 的入口附近侧壁和底部近旁，分别仅存在电子e_和正离子I+，从而带正电和负电。在沟槽44的内部表面容易发生电荷累积，这是由于正离子I+各向异性，电子e_各向同性。正离子I+通过负电压脉冲被加速向基板41的方向，方向是一致的(各向异性)。 另ー方面，电子e_不被加速向基板41的方向，方向不一致(各向同性)。各向同性的电子 e_难以进入宽度狭窄的沟槽深处，在沟槽44的入口近旁的侧壁累积负电荷。累积的负电荷对电子e_向远离方向作用，因此入射到沟槽44的底部的电子e_进ー步減少，沟槽44的底部通过各向异性的正离子I+的入射而累积正电荷。如上文说明过的，这样当作没有正电压脉冲的施加。进ー步地，由于沟槽44的底部产生的正电荷累积，使到达沟槽44底部的正离子I+ 的个数減少，且正离子I+的轨迹被弯曲。因此，产生加工的停止(蚀刻停止)、加工形状的异常(例如，开槽在沟槽44的底部侧面产生的异常蚀刻)，使所期望的加工变得困难。对下部电极16施加负电压脉冲使正离子I+向基板41入射，导致沟槽44的底部的电荷累积。因此，通过设置对下部电极16不施加负电压脉冲的期间(休止期间)，可以降低电荷累积效应。但是，由于电荷的缓和(电荷的再平衡)的时间常数的关系，需要长时间的休止，恐怕会使程序速度降低。C.正电压脉冲施加产生的电荷累积缓和(各向异性电子的产生)本实施方式中，除了施加负电压脉冲，还施加正电压脉冲，由此能够在短时间降低电荷累积。图6是表示晶片15上的电压随时间变化的一例的图表。这里，以上部电极13的电位为基准表示电压。又，图7是表示晶片15上流过的电子电流随时间变化的一例的图表。 图6、图7中，图表G10、G20对应于仅有RF电压和负电压脉冲施加到下部电极16的情況。 又，图表G11、G21对应于将RF电压和組合脉冲波形(负电压脉冲和正电压脉冲)施加到下部电极16的情況。该例中，正电压脉冲具有500V的峰值电压、和組合脉冲周期的的脉冲宽度(占空比)。比较图表G10、Gll的话，判断为对应于施加正电压脉冲，刚施加正电压脉冲之后， 即产生正电压的峰值。比较图表G20、G21的话，判断为对应于施加正电压脉冲，刚施加正电压脉冲之后的电子电流的峰值增加，该峰值之后的电子电流減少。即，图表G20、G21中，电子电流的积分值大致一祥。对图表G20、G21的电子电流的积分值一祥的情况可以进行如下说明。在绝缘膜表面上反复施加脉冲波形的话，在ー个周期中，晶片15上的离子电流和电子电流为平衡、相等。即，在晶片15上的电荷量(电荷累积量)稳定的定常状态中，ー个周期中的直流电流成分为0。图表G20、G21中，入射的离子的量实质上没有不同(等离子体14的状态事实上被RF支配，几乎不受正电压脉冲的影响)，一个周期中的电子电流的积分值也大致一祥。图表G20、G21的任意一个都在刚施加完负电压脉冲时产生电子电流的峰值。对此可进行如下说明。即，电子的质量小，施加负脉冲过程中难以入射至晶片。因此，为了ー个周期脉冲的离子电流和电子电流平衡，在刚施加负电压脉冲之后(电压变大的瞬间)集中向晶片15入射电子。如已经说明过的，不施加正电压脉冲的情况下，离子和电子的各向异性的有无不同。因此，对于高长宽比的沟槽或孔的底部，入射离子的话，就难以入射电子，因此，累积正向电荷。为了缓和以此状态平衡了的电荷累积分布，需要使向沟槽(孔)的底部的离子电流減少，或者使向沟槽(孔)的底部的电子电流増大。前者使处理速度下降，并不理想，因此采用后者。如上所述，为了増大向沟槽(孔)的底部的电子电流，需要向晶片15施加正电位， 产生各向异性电子。
这里，如已经说明过的，即使施加正电压脉冲，电子电流的积分值本身基本不发生变化，评价使沟槽、孔的底部的电荷累积降低的贡献的指标成为必要。将该指标定为有效电能Ee。有效电能Ee按照下式(1)定义。Ee = / 0TPe (t) dt = f 0TIe(t) · Vc (t) dt......式(1)T 組合脉冲的周期Ie (t)电子电流V(t)施加到晶片15的电压Pe (t)有效功率有效电能Ee是有效功率Pe(电压V(t)和电子电流Ie(t)的积)的积分值。一般认为对晶片15施加正电位的期间的电子电流具有各向异性，并对沟槽内的电荷累积(沟槽底的正电荷累积)的缓和具有贡献。以下，以有效电能Ee，评价电荷累积的缓和。D.正电压脉冲的占空比考虑正电压脉冲的脉冲宽度(占空比)的影响。这里，正电压脉冲为500V的峰值电压，使占空比D(脉冲宽度ΔΤ占組合脉冲的周期T的比例(D = ΔΤ/Τ))变化为0、0. 1、 1,5,10,20% (分别对应于图 8 图 12 的图 DO、DO. 1、Dl、D5、D10、D20)。占空比 D = 0% 表示不施加正电压脉冲。图8是表示此时的組合脉冲波形的图表。图9、图10是表示此时晶片15上的电压 (电压v(t))随时间变化的图表。图10将图9的一部分放大表示。图11是表示此时在晶片15上流动的电子电流(电子电流Ie(t))随时间变化的图表。又，图8 图11中，为了判断的方便，除去了占空比为0. 的情況。如图10、图11所示，与占空比大的情况相比，小的占空比的情况下，施加在晶片15 上的正电压变大，电子电流也变大。图12是表示有效功率Pe (t)随时间变化的一例的图表。 通过使图9、图11所示的电压V(t)和电子电流Ie(t)相乘，计算出有效功率Pe (t)。图13 是表示有效电能Ee与占空比D的对应关系的一例的图表。如图13所示，根据正电压脉冲的施加的有无，有效电能Ee发生大的变化。不施加正电压脉冲的情况下(占空比为D = 0%)、有效电能Ee在0.6X10_2[J]左右。与之相対， 施加微小的正电压脉冲的情况下(占空比为0. 1%)、有效电能Ee在2.0X10_2[J]左右。 即、根据正电压脉冲的施加的有无，有效电能Ee増加至3倍左右。占空比为5%、10%的话， 有效电能Ee为6.0X10_2[J]左右，与不施加正电压脉冲的情况(占空比为0% )相比，增加至10倍左右。另ー方面，占空比増大到某种程度以上的话，有效电能Ee有降低的倾向。即，占空比的适当值存在上限。占空比可以采用0.1% 20%。更好的占空比在 18%左右， 再更好的占空比可以采用3% 13%左右。E.正电压脉冲施加的时机接着，考虑从施加负电压脉冲至施加正电压脉冲的延迟时间tcKdelaytime)的影响。图14是表示延迟时间的示意图。从负电压脉冲的施加结束、并且下部电极16变为接地电位开始，至开始施加正电压脉冲的时间为延迟时间(delaytime)td。这里，使延迟时间变化为0、50、150、250ns。又，占空比为1 %、周期TO为1 [ μ sec]、 负脉冲施加时间为700[ns]。
图15是表示有效功率Pe (t)随时间变化的一例的图表。如已经说明了的，通过电压V(t)乘以电子电流Ie(t)，计算有效功率Pe(t)。图16是表示有效电能Ee与延迟时间 td(delay time)的对应关系的一例的图表。如图16所示，延迟时间在50ns以下，尤其是在刚施加负电压脉冲之后(延迟时间 Ons)较好。在刚施加负电压脉冲之后的话，与施加负电压脉冲之后很长时间的情况(延迟时间250ns)相比，有效电能Ee大2倍左右。如已经说明了的，电子电流的总量(积分量) 不变，且在刚施加负电压脉冲之后即使不施加正电压脉冲，也产生电子电流的峰值。不施加正电压脉冲时流入的电子基本各向同性，因此，正电压脉冲的施加延迟的话，各向异性电子电流占电子电流的总量的比例变少。F.施加多个正电压脉冲組合脉冲也可是负电压脉冲和多个正电压脉冲的組合。这里，使正电压脉冲的个数N在0 6的范围变化。又，个数N = O表示不施加正电压脉冲。此时，正电压脉冲整体的占空比(全占空比)Dt为一定(0.5%、1%)。即、平均每个正电压脉冲1的占空比D对应于正电压脉冲的个数N而减小(D = Dt/N)。图17是表示此时的有效功率Pe (t)随时间变化的图表。如已经说明了的，通过电压V(t)乘以电子电流Ie(t)，计算有效功率Pe(t)。图18是表示有效电能Ee与正电压脉冲的个数N的对应关系的图表。如图18所示，通过将1个正电压脉冲分割成多个正电压脉冲，使得有效电能Ee增大。全占空比Dt分别为0. 5%、1 %吋，正电压脉冲的个数N为3个和2个，有效电能Ee最大。正电压脉冲的分割有这样的效果，被认为是由于正电压脉冲产生的电荷累积抑制效果在时间上减少(晶片15上的电压减小、即电子的各向异性减小)。通过分割多个正电压脉冲施加，可以在多个正电压脉冲间的休止期间恢复电荷累积抑制效果。G.负电压脉冲休止中的正电压脉冲的施加組合脉冲也可以是多个负电压脉冲和単一的正电压脉冲的组合。图19示出这样的实例。连续被施加负电压脉冲，在其休止过程中，施加正电压脉冲。该图中表示还重叠了 RF电压的状态。又，也可以是反复负电压脉冲和正电压脉冲的组合，代替连续的负电压脉冲。(其它实施方式)又，本发明并不仅限定与上述实施方式，可以在实施阶段，在不脱离其要旨的范围内，使构成要素变形再具体化。例如，作为基板处理装置，除了 RIE之外，也可以适用于等离子体 CVD (ChemicalVaporD印osition)装置等。符号说明11…蚀刻腔室、12…处理气体导入管、13…上部电极、14…等离子体、15…晶片、 16···下部电极、17…排气ロ、18…匹配器、19…电源、21…脉冲电源、31、32…电源、33-35···
开关
9
权利要求
1.ー种基板处理装置，其特征在干，包括腔室；配置于所述腔室内的第一电极；在所述腔室内与所述第一电极相对配置、保持基板的第二电极； 对所述第二电极施加50MHz以上的频率的RF电压的RF电源； 脉冲电源，该脉冲电源对所述第二电极反复施加与所述RF电压重叠的、包含负电压脉冲和从该负电压脉冲起延迟时间为50η秒以下的正电压脉冲的电压波形。
2.如权利要求1所述的基板处理装置，其特征在干， 所述正电压脉冲的占空比为0. 以上、20%以下。
3.如权利要求2所述的基板处理装置，其特征在干，所述电压波形包含多个正电压脉冲或者多个负电压脉冲。
4.如权利要求2所述的基板处理装置，其特征在干， 所述脉冲电源包括具有对应于所述负电压脉冲的峰值电压的第一电压的第一电源； 具有对应于所述正电压脉冲的峰值电压的第二电压的第二电源； 被施加所述第一、第二电源、和接地电位中的任ー的输出端； 对所述第一电源与所述输出端的连接状态进行切換的第一开关； 对所述第二电源与所述输出端的连接状态进行切換的第二开关； 对所述接地电位与所述输出端的连接状态进行切換的第三开关； 控制所述第一开关 所述第三开关的控制部。
5.如权利要求4所述的基板处理装置，其特征在干， 所述控制部具有使所述第一开关为闭合状态、使所述第二、第三开关为断开状态，使得向所述输出端输出所述负电压脉冲的第一控制部；使所述第二开关为闭合状态、使所述第一、第三开关为断开状态，使得向所述输出端输出所述正电压脉冲的第二控制部；使所述第三开关为闭合状态、使所述第一、第二开关为断开状态，使得向所述输出端输出所述接地电位的第三控制部。
全文摘要
本发明涉及一种基板处理装置，其包括腔室；配置于所述腔室内的第一电极；在所述腔室内与所述第一电极相对配置、保持基板的第二电极；对所述第二电极施加50MHz以上的频率的RF电压的RF电源；脉冲电源，该脉冲电源对所述第二电极反复施加与所述RF电压重叠的、包含负电压脉冲和从该负电压脉冲起延迟时间为50n秒以下的正电压脉冲的电压波形。
文档编号H01L21/3065GK102549724SQ20098016119
公开日2012年7月4日 申请日期2009年9月29日 优先权日2009年9月29日
发明者宇井明生, 林久贵, 菊谷圭介 申请人:株式会社东芝