专利名称：改善半导体器件的截止漏电流发散的方法
技术领域：
本发明涉及半导体制造工艺，特别涉及改善半导体器件的截止漏电流发散的方 法。
背景技术：
集成电路的制造需要根据指定的电路布局在给定的芯片区域上形成大量的电路 元件。考虑到操作速度、耗电量及成本效率的优异特性，CMOS技术目前是最有前景的用于制 造复杂电路的方法之一。在使用CMOS技术制造复杂的集成电路时，有数百万个晶体管(例 如，N沟道晶体管与P沟道晶体管)形成于包含结晶半导体层的衬底上。不论所研究的是N 沟道晶体管还是P沟道晶体管，MOS晶体管都含有所谓的PN结，PN结由以下两者的界面形 成高浓度掺杂的漏极/源极区、以及配置于该漏极区与该源极区之间的反向掺杂沟道。用形成于沟道区附近且通过薄绝缘层而与该沟道区分隔的栅极电极来控制沟道 区的导电率，例如控制导电沟道的驱动电流能力。当在栅极电极上施加适当的控制电压形 成导电沟道后，沟道区的导电率取决于掺杂浓度和多数电荷载流子的迁移率。对于沟道区 在晶体管宽度方向的给定延伸部分而言，沟道区的导电率取决于源极区与漏极区之间的距 离，该距离也被称作沟道长度。因此，沟道区的导电率是决定MOS晶体管效能的主要因素。 因此，减小沟道长度以及减小与沟道长度相关联的沟道电阻率，成为用来提高集成电路操 作速度的重要设计准则。然而，持续缩减晶体管尺寸从而减小沟道长度会带来诸多问题，例如沟道的可控 性减小(这也被称为短沟道效应)。这些问题必须加以克服，以免过度地抵消掉逐步减小 MOS晶体管沟道长度所得到的优势。另外，持续减小关键尺寸(例如，晶体管的栅极长度) 还需要相适应的工艺技术或开发更复杂的工艺技术用来补偿短沟道效应，因此从工艺角度 上看会越来越困难。目前已提出从另一个角度来提高晶体管的开关速度，即通过对于给定 沟道长度增大沟道的电子载流子迁移率。这种提高载流子迁移率的方法可以避免或至少延 缓在与装置缩放尺寸相关联的工艺中所遇到的许多问题。用来增加电荷载流子迁移率的一个有效机制是改变沟道内的晶格结构，例如通过 在沟道区附近产生拉伸或压缩应力以便在沟道内产生对应的应变，而拉伸或压缩会分别造 成电子和空穴迁移率的改变。例如，就标准的晶向而言，在沟道区中沿沟道长度方向产生单 轴拉伸应变会增加电子的迁移率，其中，取决于拉伸应变的大小和方向，可增加迁移率达百 分之五十或更多。迁移率的增大可直接转化成导电率的提高。另一方面，就P型晶体管的沟 道区而言，单轴压缩应变可增加空穴的迁移率，从而提高P型晶体管的导电率。目前看来， 在集成电路制造中引进应力或应变技术是对于下一代技术节点而言极有前景的方法。因 为，受应变的硅可视为是一种“新型”的半导体材料，这使得制造速度更快的半导体器件成 为可能而不需另外开发昂贵的新型半导体材料，同时也可兼容目前所普遍使用的半导体工 艺制造技术。在晶体管的沟道区附近产生拉伸或压缩应力有几种方式，例如使用永久性应力覆盖层、间隔层元件等产生外部应力，以便在沟道内产生所需要的应变。这些方法虽然看起来 很有效也很有前景，但对于例如以接触层、间隙壁(spacer)等来提供外部应力至沟道内以 产生所需要的应变时，施加外部应力产生应变的工艺可能取决于应力传递机构的效率。因 此，对于不同的晶体管类型，必须提供不同的应力覆盖层，这会导致增加多个额外的工艺步 骤。特别是，如果增加的工艺步骤是光刻步骤的话，会使整体的生产成本显著增加。因此，目前更为普遍应用的在沟道区产生应变的技术是一种被称为“应力记忆”的 技术。在半导体器件的中间制造阶段，在栅极电极附近形成大量非晶化区，然后在晶体管 区域上方形成应力层，在该应力层的存在下，可使该非晶化区重结晶。在用于使晶格重结晶 的退火工艺期间，在该应力层产生的应力下，晶体会成长并且产生受应变的晶格。在重结晶 后，可移除该应力层(因此这种应力层也被称为“牺牲”应力层)，而在重结晶的晶格部分内 仍可保留一些应变量。虽然这种效应产生的机制目前尚未完全了解，但大量实验已证实，在 覆盖的多晶硅栅极电极中会产生某一程度的应变，即使引发应力的层(即牺牲应力层)移 除后，这种应变仍会存在。由于在移除该初始应力层后栅极结构仍维持着某些应变量，对应 的应变也可转移到再成长的晶体部分，从而也可保持某一部分的初始应变。该应力记忆技术有利于与其它的“永久性”应变引发源结合，例如受应力的接触式 蚀刻停止层、受应变的嵌入式半导体材料等等，以便增加应变引发机构的整体效率。目前工 业中已经普遍采用应力记忆技术来改善半导体器件的性能。半导体器件依照功能来看主要分为1/0(输入/输出)器件和核心(core)器件。 按照器件的电性种类，I/O器件可分为I/O PMOS和I/O NM0S，也就是作为I/O器件的PMOS 和NM0S。同样地，核心器件也包括作为核心器件的PMOS和作为核心器件的NM0S。传统的 在I/O NMOS器件以及作为核心器件的核心NMOS器件采用应力记忆技术的方法如图IA至 IE所示。如图IA所示，提供一衬底101，衬底101上已经形成有I/O NMOS器件121和核心 NMOS器件122。I/O NMOS器件121具有在衬底101上形成的栅氧化层102A，栅氧化层102A 上形成有多晶硅层103A，在栅氧化层102A以及多晶硅层103A的侧壁上形成有间隙壁绝缘 层104A与104A，，在间隙壁绝缘层104A与104A，的侧壁上形成有间隙壁层105A与105A，， 离子注入工艺后形成有源/漏极106A与106A’。核心NMOS器件122具有同样的结构，即栅 氧化层102B、多晶硅层103B、间隙壁绝缘层104B与104B，、间隙壁层105B与105B，以及源 / 漏极 106B 与 106B，。如图IB所示，在I/O NMOS器件121和核心NMOS器件122上形成应力层107，应力 层可选择为具有张应力的氮化物层，例如具有张应力的SiN。如图IC所示，进行退火工艺，然后采用刻蚀方法移除应力层107。接着进行后续的 工艺步骤，例如自对准工艺以及接触孔的刻蚀等等，完成整个器件的制作。但是，传统的在I/O NMOS器件以及作为核心器件的核心NMOS器件采用应力记忆 技术的方法容易导致I。ff (截止漏电流)发散的问题，如图2A所示。从图2A中可以看出， 使用了 SMT技术的I/O NMOS器件的I。ff的发散状况非常严重，即在相近的Idsat (饱和电流) 下，I。ff值的大小差别较大，如201区域所示，这不利于在实际工业中对半导体器件的控制， 增加了制作器件的负担。通过研究发现，I。ff发散现象的出现是由半导体器件中的双峰效应 (double hump)引起的。如图2B所示，是典型的双峰效应示意图，即202与203两处的峰。以Gm/Id(跨导/漏极电流)为纵坐标，以Vg(栅极电压)为横坐标的曲线中出现了两个峰 值，这表示在NMOS器件还没有开启时，晶体管出现了明显的漏电(I-Ieakage)。这种漏电的 提前出现，会直接导致晶体管的失效和产品的低良品率。因此，需要一种方法，能够有效地克服NMOS器件采用应力记忆技术后I。ff发散的 问题，以便提高半导体器件的整体性能，提高良品率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式
部分中进 一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的 关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了有效地克服NMOS器件采用应力记忆技术后I。ff发散的问题，本发明提出了一 种改善半导体器件的截止漏电流发散的方法，包括步骤，提供一衬底，所述衬底上形成有I/ 0 NMOS器件和核心NMOS器件；仅在所述核心NMOS器件的表面形成一层应力层；实施退火 工艺。优选地，还包括步骤，所述实施退火工艺后去除所述核心NMOS器件上面的剩余所 述应力层。优选地，其中所述仅在核心NMOS器件的表面形成一层应力层的步骤包括在所述 I/O NMOS器件和所述核心NMOS器件的表面形成一层应力层；去除所述I/O NMOS器件上面 的部分所述应力层。优选地，所述去除所述I/O NMOS器件上面的部分所述应力层的方式为干刻蚀法。优选地，所述干刻蚀法采用的气体为CH2F2或CH3F其中的一种或其组合。优选地，所述退火工艺为快速退火工艺。优选地，所述快速退火工艺的温度为1000 1100摄氏度。优选地，所述应力层的材料是SiN。根据本发明，能够有效地克服NMOS器件采用应力记忆技术后Ioff发散的问题，以 便提高半导体器件的整体性能，提高良品率。
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。在附图中，图IA至图IC是传统的采用应力记忆技术的方法形成具有I/O NMOS器件和核心 NMOS器件的半导体器件的剖面结构示意图；图2A是传统的采用应力记忆技术的方法造成的I。ff发散示意图；图2B是传统的采用应力记忆技术的方法出现的双峰效应的示意图；图3A至图3D是根据本发明的的采用应力记忆技术的方法形成具有I/O NMOS器 件和核心NMOS器件的半导体器件的剖面结构示意图；图4A是根据本发明制作的半导体器件的Idsat_I。ff曲线示意图；图4B是根据本发明制作的半导体器件的Vg-Gm/Id曲线图；图5是制作根据本发明一个实施例的制作具有I/O NMOS器件和核心NMOS器件的半导体器件工艺流程图。
具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是解 决半导体器件中应力记忆技术引起的I。ff发散的问题。显然，本发明的施行并不限定于半 导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这 些详细描述外，本发明还可以具有其他实施方式。为了 NMOS器件中采用应力记忆技术引起的I。ff发散的问题，本发明提出仅对核心 NMOS器件采用应力记忆技术而未对I/O NMOS器件采用应力记忆技术。参照图3A至图3D， 示出根据本发明的的一个方面的半导体器件制作工艺中各个步骤的剖视图。如图3A所示，提供一衬底301，衬底301上已经形成有I/O NMOS器件321和核心 NMOS器件322。I/O NMOS器件321具有在衬底301上形成的栅氧化层302A，形成方式可 以是在温度大约为700 1100摄氏度且充满氧气的环境中形成的二氧化硅，厚度大约为 30 250埃，也可以用其他的方式来形成，例如CVD方式。栅氧化层302A上形成有多晶硅层 303A，形成方式可以是CVD方式。在栅氧化层302A以及多晶硅层303A的侧壁上形成有间隙 壁绝缘层304A与304A，，在间隙壁绝缘层304A与304A，的侧壁上形成有间隙壁层305A与 305A，，离子注入工艺后形成有源/漏极306A与306A，。核心NMOS器件322具有同样的结 构，即栅氧化层302B、多晶硅层30;3B、间隙壁绝缘层304B与304B，、间隙壁层305B与305B， 以及源/漏极306B与306B，，并没有针对核心NMOS器件322采用与I/0NM0S器件321不同 的材料而增加工艺上的步骤。如图;3B所示，在包含I/O NMOS器件321和核心NMOS器件322的整个结构上形成 应力层307，应力层可选择为具有张应力的氮化物层，例如具有张应力的SiN,形成方式可 以选择为化学气相沉积(CVD)或物理气相沉积(PVD)等。接着，如图3C所示，在核心NMOS器件322上涂敷一层光刻胶层308，去除I/O NMOS 器件321上面沉积的部分应力层307，在核心NMOS器件322的表面剩余有部分应力层307’。 去除方式可以采用干刻蚀法，所选的气体可以是但不限于CH2F2或CH3F其中的一种或其组
I=I O如图3D所示，采用灰化工艺去除光刻胶层308，接着进行退火工艺，如可选用快速 热退火(RTA)工艺，其工艺温度范围可以是但不限于1000 1100摄氏度。接着，去除核心 NMOS器件322表面剩余的应力层307’。然后进行后续的工艺步骤，例如自对准工艺以及接 触孔的刻蚀等等，完成整个器件的制作。根据本发明，在退火工艺之前将I/O NMOS器件表面的应力层307去掉，即仅对核 心NMOS器件采用应力记忆技术，而未对I/O NMOS器件采用应力记忆技术。由于在实际工 业生产当中，对核心NMOS器件的要求较高，要求其性能稳定且运行速度较快，但是对I/O NMOS器件并没有这方面的要求，因此，单独对核心NMOS器件采用应力记忆技术而未对I/ONMOS器件采用应力记忆技术并未对整体性能造成影响，并且有效解决了 I。ff发散的问题， 如图4A与4B所示。图4A根据本发明制作的样品片的Idsat_I。ff曲线图，从图中的401区域 可以看出I。ff的点变得相当集中，并未出现传统工艺中出现的I。ff发散的问题。本发明带 来的另一个有益效果是1。 的值也大大减小了，降低了半导体器件功耗，提高了器件的整体 性能，提高了半导体器件的良品率。图4B是根据本实施例制作的样品片的Vg-Gm/Id的曲线 图，从图中可以看出，并未出现如传统工艺中出现的双峰效应问题。由于沉积应力层307时 是在整个衬底上沉积的，一般衬底除了包含有I/0NM0S器件和核心NMOS器件还包含有PMOS 器件，而PMOS器件是不需要采用应力记忆技术的，即不需要沉积这层应力层，因此在退火 工艺之前会将PMOS器件表面的应力层去除，在这个步骤中可同时去除I/0NM0S器件表面的 应力层。也就是说，根据本发明对整个工艺来说，没有增加额外的步骤，即不会由于增加额 外的工艺造成制作半导体器件的周期的延长以及成本的增加。可选地，可对部分要求较高的I/O NMOS器件采用应力记忆技术，S卩，在包含I/O NMOS器件和核心NMOS器件的整个结构上形成应力层后，选择性去除不需要采用应力记忆 技术的部分I/O NMOS器件表面的应力层，接着进行退火工艺以及后续的工艺步骤。通过该 方法，既能达到工艺的要求，又降低了 I。ff发散现象的发生。图5的流程图示出了根据本发明一个实施例的制作的具有I/O NMOS器件和核心 NMOS器件的半导体器件工艺流程。在步骤501中，提供一衬底，衬底上具有I/O NMOS器件 和核心NMOS器件。在步骤502中，在包含I/O NMOS器件和核心NMOS器件的整个结构上形 成应力层。在步骤503中，在核心NMOS器件表面涂敷一层光刻胶层。在步骤504中，去除 I/O NMOS器件表面的部分应力层，去除光刻胶层。在步骤505中，进行退火工艺。在步骤 506中，去除剩余的应力层。根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根 据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步 DRAM (SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑 器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式 DRAM)或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算 机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子 产品中，尤其是射频产品中。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
权利要求
1.一种改善半导体器件的截止漏电流发散的方法，包括步骤，提供一衬底，所述衬底上形成有I/O NMOS器件和核心NMOS器件；仅在所述核心NMOS器件的表面形成一层应力层；实施退火工艺。
2.如权利要求1所述的方法，还包括步骤，所述实施退火工艺后去除所述核心NMOS器件上面的剩余所述应力层。
3.如权利要求1所述的方法，其中所述仅在核心NMOS器件的表面形成一层应力层的步 骤包括在所述I/O NMOS器件和所述核心NMOS器件的表面形成一层应力层；去除所述I/O NMOS器件上面的部分所述应力层。
4.如权利要求3所述的方法，其特征在于，所述去除所述I/ONMOS器件上面的部分所 述应力层的方式为干刻蚀法。
5.如权利要求4所述的方法，其特征在于，所述干刻蚀法采用的气体为CH2F2或CH3F其 中的一种或其组合。
6.如权利要求1所述的方法，其特征在于，所述退火工艺为快速退火工艺。
7.如权利要求6所述的方法，其特征在于，所述快速退火工艺的温度为1000 1100摄 氏度ο
8.如权利要求1所述的方法，其特征在于，所述应力层的材料是SiN。
9.一种包含通过如权利要求1所述的方法制造的半导体器件的集成电路，其中所述集 成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存 储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。
10.一种包含通过如权利要求1所述的方法制造的半导体器件的电子设备，其中所述 电子设备个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相
全文摘要
本发明提出了一种改善半导体器件的截止漏电流发散的方法，包括步骤，提供一衬底，所述衬底上形成有I/O NMOS器件和核心NMOS器件；仅在所述核心NMOS器件的表面形成一层应力层；实施退火工艺。根据本发明，能够效地克服NMOS器件采用应力记忆技术后Ioff发散的问题。
文档编号H01L21/8234GK102130054SQ20101002313
公开日2011年7月20日 申请日期2010年1月20日 优先权日2010年1月20日
发明者叶好华, 王媛 申请人:中芯国际集成电路制造(上海)有限公司