专利名称：一种制造高压nmos管的方法
技术领域：
本发明涉及一种制造高压NMOS管的方法。
背景技术：
在现有技术中，将制作好的MOS器件进行阈值电压(Vt)稳定性测试，门电压 (GATE)加1. lVcc，在150°C的环境下持续168小时后，如图1所示，发现器件的漏电流Idl 达到了 1微安以上，远远大于正常的纳安级别。
发明内容
针对现有技术的上述缺点和不足，本发明提出一种制造高压NMOS管的方法，通过降低高压NMOS漂移区植入的掺杂浓度来抑制器件进行Vt稳定性测试后漏电流的增大。鉴于上述，本发明提出一种制造集成高压MOS管的方法，包括以下步骤提供衬底；在所述衬底上形成高压P阱；在所述高压P阱上形成高压NMOS结构；在形成高压NMOS结构时，减小所述高压NMOS结构的漏极和源极附近的高压NMOS 漂移区植入的掺杂浓度。作为上述技术方案的优选，在形成高压NMOS结构时，所述高压NMOS漂移区植入的是N型离子，减小后的掺杂浓度为6. 6E-12 (+/"10% )(离子数/平方厘米)。作为上述技术方案的优选，所述N型离子为磷或砷。作为上述技术方案的优选，对于具有轻掺杂漏区的高压NMOS管，减小轻掺杂漏区的植入浓度。作为上述技术方案的优选，所述轻掺杂漏区的植入浓度减小为 6. 6E-12(+/"10% )(离子数/平方厘米)。作为上述技术方案的优选，对于高压NMOS管，不设置轻掺杂漏区。本发明在高压NMOS管的制造过程中降低高压NMOSS漂移区植入的掺杂浓度，实现了对器件进行Vt稳定性测试后漏电流明显增大的抑制。下面结合附图，对本发明的具体实施方式
作进一步的详细说明。对于所属技术领域的技术人员而言，从对本发明的详细说明中，本发明的上述和其他目的、特征和优点将显而易见。
图1是采用现有技术制造的器件进行Vt稳定性测试后漏电流的示意图；图2是现有技术制造的高压NMOS管的结构示意图；图3是采用本发明制造的器件进行Vt稳定性测试后漏电流的示意图。
具体实施例方式下面结合附图和具体实施例对本发明所述的制造高压NMOS管的方法作进一步的详细说明。一种制造集成高压NMOS管的方法，包括以下步骤提供衬底，在所述衬底上形成高压P阱(HVPW)；在HVPW上形成高压匪OS结构；高压NMOS管的结构如图2所示。制造具有图2所示结构的高压NMOS管的方法可以是现有技术中的任何一种方法，故在此不详述。本发明的重点在于，在形成高压NMOS结构时，减小所述高压NMOS结构的漏极和源极附近的高压NMOS漂移区(HVND :high voltage NMOS drift,如图2中所示)植入的掺杂浓度。在形成高压NMOS结构时，所述高压NMOS漂移区植入的是N型离子，减小后的掺杂浓度为6. 6E-12 (+/"10% )(离子数/平方厘米)。所述N型离子可以为磷或砷。当然，本发明还可用于高压CMOS结构以及ISO(Is0Iated)高压NMOS结构中。如图3所示，采用本发明后的器件在进行Vt稳定性测试后，漏电流无明显增大，仍然处于纳安级别。此外，对于具有轻掺杂漏区(Lightly Doped Drain，LDD的高压NMOS管，还可以进一步通过减小轻掺杂漏区的植入浓度来抑制器件在进行Vt稳定性测试后漏电流的明显增大，例如所述轻掺杂漏区的植入浓度减小为6.6E-12(+/-10% )(离子数/平方厘米)。甚至，在高压NMOS管中不设置轻掺杂漏区也可以抑制器件在进行Vt稳定性测试后漏电流的明显增大。以上所述仅为本发明的较佳实施例，并非用来限定本发明的实施范围；如果不脱离本发明的精神和范围，对本发明进行修改或者等同替换的，均应涵盖在本发明的权利要求的保护范围当中。
权利要求
1.一种制造高压NMOS管的方法，至少包括以下步骤 提供衬底；在所述衬底上形成高压P阱； 在所述高压P阱上形成高压NMOS结构；其特征在于，在形成高压NMOS结构时，减小所述高压NMOS结构的漏极和源极附近的高压NMOS漂移区植入的掺杂浓度。
2.根据权利要求1所述的方法，其特征在于，在形成高压NMOS结构时，所述高压NMOS 漂移区植入的是N型离子，减小后的掺杂浓度为6. 6E-12 (+/"10% )离子数/平方厘米。
3.根据权利要求2所述的方法，其特征在于，所述N型离子为磷或砷。
4.根据权利要求1所述的方法，其特征在于，对于具有轻掺杂漏区的高压NMOS管，减小轻掺杂漏区的植入浓度。
5.根据权利要求4所述的方法，其特征在于，所述轻掺杂漏区的植入浓度减小为 6. 6E-12(+/"10% )离子数/平方厘米。
6.根据权利要求4所述的方法，其特征在于，对于高压NMOS管，不设置轻掺杂漏区。
全文摘要
本发明涉及一种制造高压NMOS管的方法，至少包括以下步骤提供衬底，在所述衬底上形成高压P阱；在所述高压P阱上形成高压NMOS结构；在形成高压NMOS结构时，减小所述高压NMOS结构的漏极和源极附近的高压NMOS漂移区植入的掺杂浓度。本发明在高压NMOS管的制造过程中降低高压NMOS漂移区植入的掺杂浓度，实现了对器件进行Vt稳定性测试后漏电流明显增大的抑制。
文档编号H01L21/336GK102270580SQ20101019452
公开日2011年12月7日 申请日期2010年6月4日 优先权日2010年6月4日
发明者彭钦宏, 李克寰, 李明灿, 王向春, 陈国安 申请人:和舰科技(苏州)有限公司