集成电路及其制法的制作方法

专利名称：集成电路及其制法的制作方法
技术领域：
本发明涉及一种集成电路，且特别涉及一种多晶硅电阻器的集成电路。
背景技术：
精密多晶硅电阻器(precise polysilicon resistor)已使用于传统的集成电路中。当 半导体元件(例如金属氧化物半导体场效应晶体管(meta卜oxide-semiconductor field-effect transistor, MOSFET))随着技术节点(node)不断下降的同时，会采用高介电常数材料和 金属作为栅极堆叠结构。对于栅极取代工艺(gate replacement process)而言，所形成的多 晶硅电阻器的电阻太低。因此，提出单晶硅的电阻器，以解决上述问题。然而，单晶硅 电阻器对于各种应用，例如模拟电路(analog)、无线射频(radio frequency，RF)与混合模 式电路(mixed-mode circuits)，无法提供精密的阻抗匹配(preciseimpedance matching)。

发明内容
本发明提供一种集成电路，包括一半导体基材；以及一无源多晶硅元件 (passive polysilicon device)，设置于该半导体基材之上，其中该无源多晶硅元件还包括 一多晶硅结构特征；以及多个电极，埋设于该多晶硅结构特征中。本发明还提供一种集成电路的制法，包括以下步骤形成一高介电常数 (high-k)介电层于一半导体基材上；形成一多晶硅层于该高介电常数介电层之上；为了 形成一无源元件，图案化该多晶硅层以形成一多晶硅结构特征；以及形成多个电极，埋 设于该多晶硅结构特征之中。本发明亦提供一种集成电路的制法，包括以下步骤形成一高介电常数材料层 于一半导体基材上；形成一多晶硅层于该高介电常数材料层之上；图案化该高介电常数 材料层，用以对一第一场效应晶体管(field-effect tmnsistor，FET)形成一第一虚设栅极 (dummy gate),对一第二场效应晶体管形成一第二虚设栅极，对一无源元件形成一多晶 硅结构特征；形成一层间介电层(ILD)于该半导体基材之上；对该层间介电层进行一第 一化学机械研磨(chemicalmechanical polishing, CMP)工艺；从该无源元件中移除一部分 的多晶硅结构特征，从该第一场效应晶体管中移除该第一虚设栅极，以于该无源元件中 形成多个柱状沟槽，于该第一场效应晶体管中形成一第一栅极沟槽；于该些柱状沟槽中 与该第一栅极沟槽中形成一第一金属层，其中该第一金属层具有一第一功函数；形成一 第一导电层于该第一金属层之上；以及进行一第二化学机械研磨(CMP)工艺，以移除位 于该层间介电层OLD)之上表面的该第一金属层与该第一导电层。本发明更提供一种集成电路的制法，包括以下步骤形成一高介电常数 (high-k)材料层于一半导体基材上；形成一多晶硅层于该高介电常数材料层之上；图案 化该高介电常数材料层，用以对一第一场效应晶体管(field-effecttmnsistor，FET)形成一 第一虚设栅极(dummy gate)，对一第二场效应晶体管形成一第二虚设栅极，对一无源元 件形成一多晶硅结构特征；形成一图案化掩模于该半导体基材之上，其中该图案化掩模具有一第一组开口，用以定义位于该无源元件的多晶硅结构特征的接触区域，与一第二 组开口，用以定义位于该第一场效应晶体管中的源极/漏极区域；以及对该半导体基材 施加一第一离子注入，用以于该第一组开口中形成多个埋设于该多晶硅结构特征中的电 极，于该第二组开口中形成该第一场效应晶体管的源极与漏极。由于重掺杂多晶硅电极及/或硅化物形成于电极的上部分，因此，接触电阻大 体上降低，且形成一欧姆接触。因为不需要额外的工艺步骤，因此不会增加额外的工艺 成本。依据本发明的各种实施例，用于形成电极的重掺杂工艺可与形成η型场效应晶体 管(nFET)或ρ型场效应晶体管(pFET)的源极/漏极的重掺杂工艺一起进行。原本只用 于形成η型场效应晶体管(nFET)或ρ型场效应晶体管(pFET)的源极/漏极的重掺杂工 艺的光罩图案，需要被修改，以包括用于形成无源元件电极的开口。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳 实施例，并配合所附图式，作详细说明如下。


图1为一流程图，用以说明本发明一实施例中具有金属栅极堆叠结构与多晶硅 结构的半导体元件的制法。图2 图6与图8 图11为一系列剖面图，用以说明本发明一实施例的半导体 元件于各个工艺阶段的结构。图7为一俯视图，用以说明本发明一实施例的多晶硅结构特征与埋设于多晶硅 结构特征中的电极。图12为一俯视图，用以说明本发明一实施例中具有多个多晶硅堆叠结构的半导 体结构。图13为一流程图，用以说明本发明一实施例中具有金属栅极堆叠结构与多晶硅 结构的半导体元件的制法图14为一剖面图，用以说明本发明一实施例中具有金属栅极堆叠结构与多晶硅 结构的半导体结构。图15 图16为一系列剖面图，用以说明图14的多晶硅结构的各种实施例。并且，上述附图中的附图标记说明如下100 半导体元件的制法102 提供一半导体基材104 形成多晶硅电阻堆叠结构与栅极堆叠结构106 形成层间介电层(ILD)108 对层间介电层进行化学机械研磨工艺(CMP)110 形成硬掩模层112 从ρ型场效应晶体管(pFET)与多晶硅电阻堆叠结构中移除多晶硅114 填充ρ型金属层至电阻沟槽与ρ型场效应晶体管(pFET)栅极沟槽中116 于第一区域中形成图案化光致抗蚀剂层118 从η型场效应晶体管(nFET)中移除多晶硅120 移除图案化光致抗蚀剂层
122 填充η型金属层至η型场效应晶体管(nFET)栅极沟槽中200 半导体结构210 半导体基材212 第一区域214 第二区域216、217 沟槽218 ρ 型阱219 η 型阱220 电阻堆叠结构222、224 栅极堆叠结构226 高介电常数介电层228 导电层230、230a、230b、230c 多晶硅层232 间隙壁(spacer)234 η型场效应晶体管(nFET)236 ρ型场效应晶体管(pFET)238、240 源极/漏极242 层间介电层(ILD)244 硬掩模层246 电阻沟槽248 栅极沟槽250 ρ型金属252 导电材料253 无源元件254 电极256 图案化电阻层258 栅极沟槽260 η 型金属(n-metal)262 导电材料263 无源元件264 有源元件区域300 半导体结构400 半导体元件的制法402 提供一半导体基材404 形成多晶硅电阻堆叠结构与栅极堆叠结构406 形成轻掺杂漏极结构特征(LDD)408 施加一重掺杂工艺，以于多晶硅电阻结构中形成接触插塞410 形成硅化物于埋设在多晶硅电阻结构中的电极上412 形成层间介电层(ILD)
450 半导体结构452、454 轻掺杂漏极结构特征(LDD)456 源极/漏极结构特征(S/D)458 电极460 源极/漏极结构特征(S/D)462 硅化物470 无源元件
具体实施例方式以下特举出本发明的实施例，并配合所附图式作详细说明。以下实施例的元件 和设计是为了简化所公开的发明，并非用以限定本发明。本发明于各个实施例中可能使 用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用 以限定各个实施例及/或所述结构之间的关系。此外，说明书中提及形成第一结构特征 位于第二结构特征之上，其包括第一结构特征与第二结构特征是直接接触的实施例，另 外也包括于第一结构特征与第二结构特征之间另外有其他结构特征的实施例，亦即，第 一结构特征与第二结构特征并非直接接触。依据本发明所公开的实施例，图1显示具有金属栅极堆叠结构的半导体元件的 制法100的一实施例的流程图。依据一或多个实施例，图2至图11显示半导体结构200 于各个工艺阶段的剖面图。，半导体结构200与其制法100共同地(collectively)叙述于图 1至图11中。制法100起始于步骤102，其中提供一半导体基材210。半导体基材210包括 硅，另外，也可包括锗(germanium)、硅化锗(silicon germanium)或其他适合的半导体 材料。半导体基材210也包括各种隔离结构特征，例如浅沟隔离结构(shallow trench isolation, STI)形成于基材中，用以隔离各种元件。半导体基材也包括各种掺杂区域， 例如η型阱与ρ型阱。于一实施例中，半导体基材210包括第一区域212与第二区域 214。第一区域212包括浅沟隔离结构特征216，而第二区域214包括另一浅沟隔离结构 特征217。形成浅沟隔离结构特征(STI)的方法包括于基材中蚀刻一沟槽，用绝缘材料 (例如氧化硅、氮化硅或氮氧化硅)填充沟槽。填充后的沟槽可具有多层结构，例如用 热氧化衬层与氮化硅填充沟槽。于一实施例中，浅沟隔离结构特征(STI)可利用一系列 工艺，例如成长垫氧化层、形成低压化学气相沉积氮化层、利用光致抗蚀剂与掩模图案 化浅沟隔离结构特征(STI)的开口、于基材中蚀刻沟槽、视需要的(optionally)形成热氧 化沟槽衬层以改善沟槽介面、用化学气相沉积(CVD)氧化物填充沟槽、利用化学机械研 磨(chemical mechanical palanarization, CMP)进行回蚀刻、以及使用氮化物剥除(nitride stripping),以留下浅沟隔离结构特征(STI)。于另一实施例中，于第二区域214中的半 导体基材210包括ρ型阱218与η型阱219。制法100接着进行步骤104，其中形成多晶硅电阻堆叠结构(或电阻堆叠结 构)220于第一区域212中，与形成栅极堆叠结构222/224于第二区域214中。电阻堆叠 结构220与栅极堆叠结构222/224形成于一相同的工艺。电阻堆叠结构220包括高介电常 数(high-k)介电层226形成于浅沟隔离结构特征(STI) 216之上。高介电常数介电层226包括一介电材料，其介电常数值大于热氧化硅的介电常数值(约3.9)。于一实施例中， 高介电常数介电层226包括氧化铪(hafnium oxide，HfO)。于各种实施例中，高介电常 数介电层226包括金属氧化物、金属氮化物或上述的组合。于一实施例中，高介电常数 介电层226的厚度为约10埃至20埃。于一实施例中，电阻堆叠结构220还包括导电层 228设置于高介电常数介电层226之上。于一实施例中，导电层228包括氮化钛(titanium nitride，TiN)。于另一实施例中，氮化钛的厚度为约10埃至30埃。多晶硅电阻堆叠结构220还包括一多晶硅层230设置于导电层228之上。为了具 有高电阻值，多晶硅层为非掺杂(non-doped)，或为了具有适当电阻值对多晶硅层进行掺 杂。于一实施例中，多晶硅可掺杂至电阻值为每单位面积高于500欧姆。同样的，栅极 堆叠结构222/224也包括高介电常数介电层226设置于第二区域214的基材210上。于 一实施例中，栅极堆叠结构222/224包括导电层228设置于高介电常数介电层226之上。 栅极堆叠结构222和224还包括多晶硅层230设置于导电层228之上。为了区别，位于 电阻堆叠结构220的多晶硅层230与位于栅极堆叠结构222/224的多晶硅层230分别标示 成230a、230b与230c。于一实施例中，间隙壁232设置于多晶硅电阻堆叠结构220与栅 极堆叠结构222/224的侧壁。另外的，介面层(interfacial layer，IL),例如氧化硅，可介 于高介电常数介电层226和基材210之间。特别的，介面层设置于第一区域212的浅沟 隔离结构特征(STI)216和高介电常数介电层226之间，与设置于第二区域214的基材210 与高介电常数介电层226之间。于一实施例中，电阻堆叠结构220用以形成无源元件。此无源元件可用于作为 电阻器(resistor)或另外作为多晶硅熔丝(polysilicon fuse)。于另一实施例中，位于第二 区域214的第一栅极堆叠结构222，用于形成η型场效应晶体管(nFET)234，位于第二区 域214的第二栅极堆叠结构224，用于形成ρ型场效应晶体管(pFET)236。于一实施例 中，η型场效应晶体管(nFET) 234形成于ρ型阱218中。于另一实施例中，ρ型场效应 晶体管(pFET) 236形成于η型阱219中。η型场效应晶体管(nFET) 234还包括各种掺杂 区域，例如源极/漏极238。同样的，ρ型场效应晶体管(pFET) 236还包括各种掺杂区 域，例如源极/漏极240。于一实施例中，η型场效应晶体管(nFET) 234与ρ型场效应 晶体管(pFET) 236包括金属氧化物半导体场效应晶体管(MOSFET)，例如nMOSFET或 pMOSFET。于形成电阻堆叠结构220和栅极堆叠结构222/224的一实施例中，通过各种沉 积技术形成各种材料层于基材210中，包括形成高介电常数介电层226、导电层228与多 晶硅层230。之后，通过对上述各种材料层进行光刻图案化工艺(lithography patterning process)，以形成电阻堆叠结构220与栅极堆叠结构222/224。通过合适的技术，例如离子注入，对η型场效应晶体管(nFET) 234形成源极/漏 极238。同样的，对ρ型场效应晶体管(pFET)236亦使用相同技术形成源极/漏极240。 于一实施例中，源极/漏极结构特征(238与240)还包括对准于相关的栅极堆叠结构的 轻掺杂源极/漏极(LDD)结构特征与对准于相关的侧壁间隙壁232的重掺杂源极/漏极 (S/D)结构特征。为了解此实施例，以η型场效应晶体管(nFET) 234为例，首先通过离 子注入一轻掺杂杂质(lightdoping dose)以形成轻掺杂源极/漏极(LDD)结构特征。之 后，通过介电沉积与等离子体蚀刻形成间隙壁232。通过离子注入一重掺杂杂质(heavy
8dopingdose)以形成重掺杂源极/漏极结构特征(heavily doped S/D features)。可使用相同
的工艺形成ρ型场效应晶体管(pFET) 236的各种源极与漏极结构特征，除了使用相反掺 杂的杂质。用于形成η型场效应晶体管(nFET) 234与ρ型场效应晶体管(pFET) 236的间 隙壁的相同工艺，亦可用于形成多晶硅电阻堆叠结构220的侧壁间隙壁。请继续参见图2，制法100接着进行步骤106，其中形成层间介电层(inter-level dielectric layer, ILD) 242 (亦称为ILD0)于半导体基材210、电阻堆叠结构220与栅 极堆叠结构222/224之上。通过一适合的技术，例如化学气相沉积法(chemical vapor deposition, CVD)形成层间介电层(ILD) 242。举例而言，可实施高密度等离子体化学气 相沉积法(high density plasma CVD)形成层间介电层(ILD) 242。层间介电层(ILD) 242 形成于基材上到电阻堆叠结构220与栅极堆叠结构222/224上表面之间，使得电阻堆叠结 构220与栅极堆叠结构222/224被埋设于其中。请参见图3，制法100进行步骤108，其中对层间介电层(ILD) 242进行化学机械 研磨工艺(CMP process)，以减少层间介电层(ILD) 242的厚度，使得电阻堆叠结构220与 栅极堆叠结构222/224之上表面曝露。可调整化学机械研磨工艺(CMP process)的工艺 条件与参数，包括研磨浆料、研磨压力，以部分地移除与平坦化层间介电层(ILD) 242。请参见图4，制法100进行步骤110，其中形成一硬掩模层244于半导体结构200 上。硬掩模层244包括各种开口，该些开口作为后续蚀刻使用。于一实施例中，如图4 所示，硬掩模层244包括一些开口，用以曝露栅极堆叠结构224与部分地曝露电阻堆叠 结构220。硬掩模层244的形成包括沉积与蚀刻。于一实施例中，硬掩模层244包括氧 化硅，其通过化学气相沉积法制得，例如等离子体增强化学气相沉积法(plasma enhanced CVD, PECVD)。于各种实施例中，硬掩模层244可包括其他适合的材料，例如氮化钛 (titaniumnitride, TiN)或氮化硅。于一实施例中，氮化钛(TiN)硬掩模层可通过物理气 相沉积法(physical vapor deposition，PVD)制得。于另一实施例中，氮化硅硬掩模层可通 过其他适合的方法制得，例如等离子体增强化学气相沉积法(PECVD)。于一实施例中， 硬掩模层244的厚度为约50埃至200埃。于另一实施例中，硬掩模层244的厚度为约80 埃。请参见图5，制法100进行步骤112，利用蚀刻工艺从硬掩模层244的开口中移 除多晶硅，以形成电阻沟槽246与栅极沟槽248。位于硬掩模层244底下的其他区域受到 保护，因此不会被蚀刻工艺所移除。移除硬掩模层244开口中的多晶硅的蚀刻工艺可使 用合适的干式蚀刻、湿式蚀刻或上述的组合。于一实施例中，用于移除多晶硅的蚀刻溶 液包括硝酸(HNO3)、水(H2O)和氢氟酸(HF)。于另一实施例中，可使用含氯的等离子 体，以选择性地移除多晶硅。请参见图6，制法100进行步骤114，其中用ρ型金属250与导电材料252填充 栅极沟槽248和电阻沟槽246，以于ρ型场效应晶体管(pFET) 236中形成栅极电极，于 电阻堆叠结构220中形成各种电极结构特征。多晶硅电阻堆叠与埋设于其中的电极组成 无源多晶硅元件(或无源元件)，其可作为电阻器(resistor)或熔丝(fuse)。无源元件另 外被显示于图7的上视图中，其标示成253。无源元件253包括多晶硅结构特征230a与 各种电极254。电极254形成于电阻沟槽中。于本实施例中，电极254包括ρ型金属层 250与导电材料层252。ρ型金属包括以金属为主的导电材料，其具有功函数可与ρ型场效应晶体管(pFET)236相容。举例而言，ρ型金属具有一功函数等于或大于5.2电子伏特 (e.V.) ο 于一实施例中，ρ型金属包括氮化钛(ritanium nitride，TiN)或氮化钽(tantalum nitride, TaN)。于其他实施例中，ρ型金属包括氮化钛(TiN)、氮化钽(TaN)、氮化钨 (tungsten nitride, WN)、招钛合金(titanium aluminum, TiAl)或上述的组合。为 了最佳
化元件的效能与工艺的相容性，ρ型金属250可包括由各种金属为主的薄膜所组成的堆叠 结构。ρ型金属可通过适合的工艺制得，例如物理气相沉积法(PVD)。导电材料252之 后大体上填充于栅极沟槽248与电阻沟槽246中，如图6所示。依据各种实施例，导电 材料252包括钨或铝。形成导电材料的方法包括化学气相沉积法(CVD)或物理气相沉积 法(PVD)。此外，可进行另一化学机械研磨工艺(CMP)以移除位于沟槽246/248和层 间介电层(ILD) 242之上过多的ρ型金属与导电材料。之后，于一实施例中，可通过使用一工艺，例如光刻工艺(Iithographyprocess)
与蚀刻工艺移除位于第一区域212的硬掩模层244。因此，依据此实施例，所形成的无源 元件253包括各种金属电极埋设于所建构的多晶硅结构特征230a中。无源多晶硅元件253 包括多晶硅结构特征230a设置于基材上，其在此实施例中具有矩形的几何形状。无源元 件253还包括各种导电柱状(column) 254作为电极，适当地设置于且埋设于多晶硅结构特 征230a中。导电柱状254包括ρ型金属层250与导电材料层252。于一实施例中，电位 施加于导电柱状的第一子集(subset)与第二子集之间，使得于多晶硅结构特征230a的电 子流从导电柱状的第一子集流向第二子集。于一特定实施例中，电位施加于导电柱状254 的左边两排与右边两排之间。电子流从导电柱状254的左边两排流到右边两排。依据所 公开的无源元件253的结构与其制法，此制法相容于制作具有高介电常数介电层与金属 电极的晶体管(例如η型场效应晶体管(nFET) 234与ρ型场效应晶体管(pFET) 236)的方 法，因此，可降低工艺的成本。此外，多晶硅的电阻值可适当的被控制与精准地定义。请参见图8，制法100进行步骤116，其中于第一区域212中形成一图案化光 致抗蚀剂层256以覆盖无源元件(包括电阻堆叠结构220和埋设于其中的电极)。因 此，所形成的无源元件可被保护，不受后续蚀刻工艺的影响。图案化光致抗蚀剂层256 可利用公知的光刻工艺制得。例如，光刻工艺可包括旋转涂布(spin-on coating)、烘烤 (baking)、曝光(exposure)、曝光后烘烤(post-exposure)与显影(developing)。请参见图9，制法100接着进行步骤118，通过蚀刻工艺选择性地移除栅极堆叠 结构222的多晶硅230b，以形成栅极沟槽258。因为蚀刻工艺选择性地移除多晶硅，因 此其他曝露的导电材料大体上还存在。再者，因为于多晶硅电阻器的多晶硅材料被图案 化光致抗蚀剂层256所保护，因此于蚀刻工艺之后其仍然存在。可通过进行合适的干式 蚀刻、湿式蚀刻或上述组合的蚀刻工艺，以移除多晶硅。于一实施例中，可使用包括硝 酸(HNO3)、水(H2O)与氢氟酸(HF)的蚀刻溶液移除多晶硅。于另一实施例中，可使用 含有氯的等离子体(chloride-based plasma)移除位于栅极堆叠结构222的多晶硅。请参见图10，制法100接着进行步骤120，通过公知的工艺(例如湿式剥除(wet stripping)或等离子体灰化(plasma ashing)的工艺)移除图案化光致抗蚀剂层256。请参见图11，制法100接着进行步骤122，其中用η型金属260与导电材料262 填充栅极沟槽，以形成η型场效应晶体管(nFET) 234的栅极电极。η型金属包括以金属 为主的导电材料，其具有功函数可相容于η型场效应晶体管(nFET) 234。举例而言，η
10型金属具有一功函数等于或小于4.2电子伏特(e. V.)。于一实施例中，η型金属包括钽 (tantalum, Ta)。于其他实施例中，η型金属包括铝钛合金(TiAl)、氮化铝钽(TaAlN)或 上述的组合。于其他实施例中，η型金属包括钽(tantalum，Ta)、铝钛合金(TiAl)、氮化 铝钽(TaAlN)、氮化钨(tungsten nitride, WN)、氮化钛(TiN)、氮化钽(TaN)或上述的组 合。为了最佳化元件的效能与工艺的相容性，η型金属260可包括由各种金属为主的薄膜 所组成的堆叠结构。η型金属可通过适合的工艺制得，例如物理气相沉积法(PVD)。导 电材料262之后大体上填充栅极沟槽258。依据各种实施例，导电材料262包括钨或铝。 形成导电材料的方法包括化学气相沉积法(CVD)或物理气相沉积法(PVD)。此外，可 进行另一化学机械研磨工艺(CMP)以移除位于沟槽258和层间介电层(ILD)242之上过多 的η型金属与导电材料。虽然此处并未显示，但是其他的结构与结构特征(如图7所示)，以及用以形成 各种结构特征的其他工艺步骤，皆可存在于无源元件253中。于一实施例中，为了一适 当的应用，无源元件253可以适当的被设置与另外使用作为一多晶硅熔丝。于另一实施 例中，无源元件253可设置成一阵列(array)，每一个无源元件253被设置于浅沟隔离结 构(STI)263之上，且其被有源区域264分隔开。依据本发明所公开的一或多个实施例， 图12显示具有多个无源多晶硅元件253的半导体结构300的俯视图。半导体结构300 是集成电路的一部分，其中集成电路具有多个多晶硅元件253与各种晶体管，且晶体管 具有由高介电常数介电层与金属电极(未显示)所组成的栅极堆叠结构。为了得到一均 勻结构与最佳化的元件效能，无源多晶硅元件253设置于浅沟隔离结构(STI)263之上， 且介于有源区域264之间。有源区域264可以是虚设有源区域并入多个无源多晶硅元件 253中。于一实施例中，一或多个虚设多晶硅结构特征可以并入该些无源多晶硅元件253 中，以形成如交错设置的结构(interleaved configuration)。依据各种实施例，无源多晶硅 元件253包括η型或ρ型杂质，其掺杂浓度可调整至具有一特定电阻值，或者是为了具有 较高的电阻值而不掺杂杂质。于另一实施例中，电极254埋设于无源元件253中(如图7 所示，为了简化说明此处并未显示)，其中电极254可具有其他适合的几何形状与尺寸。 举例而言，电极254可以是具有适当尺寸的方形或矩形，因此，电流可均勻的流动及/或 电阻被定义(defined)于一较佳的模式中。于其他实施例中，ρ型金属层250与η型金属层260可以以不同顺序(order)形 成，以至于先形成η型金属层260，之后再形成ρ型金属层250。于其他实施例中，η型 金属层用以形成多晶硅结构特征，因此，多晶硅结构特征与η型金属层结合。于其他实 施例中，ρ型场效应晶体管(pFET) 236具有应变力结构(strained structure)，用以加强载子 迁移率(carrier mobility)与增进元件效能。于其他实施例中，硅化锗(silicon germanium， SiGe)形成于ρ型场效应晶体管(pFET)的源极与漏极区中，以于步骤104时，达到适当的 应力效应(stress effect)。于形成应力的ρ型场效应晶体管(strained pFET)的实施例中， 通过一或多个蚀刻步骤于ρ型场效应晶体管236的源极与漏极区域的硅基材中形成凹口 (recess)。之后，硅化锗(SiGe)外延成长于凹口区域，而重掺杂的源极与漏极形成于外 延成长的硅化锗(SiGe)结构特征中。于另一实施例中，形成轻掺杂源极/漏极(LDD) 结构特征之后，形成虚设间隙壁(dummy spacer)。于形成硅化锗(SiGe)结构特征之后， 移除虚设间隙壁。之后，主要的间隙壁形成于相关的栅极堆叠结构的侧壁上，其具有不同的厚度，以至于重掺杂源极/漏极偏移(offset)硅化锗(SiGe)结构特征。举例而言， 主要间隙壁的厚度厚于虚设间隙壁的厚度，以至于重掺杂源极与漏极充分的形成于硅化 锗(SiGe)结构特征中。于其他实施例中，η型场效应晶体管(nFET)234具有应变力结构 (strainedstructure)，用以加强载子迁移率(carrier mobility)与增进元件效能。于其他实 施例中，碳化硅(silicon carbide，SiC)形成于η型场效应晶体管(nFET)的源极与漏极
区中，以于步骤104时，达到适当的应力效应(stress effect)。应力的η型场效应晶体管 (nFET)的形成方法类似于应力的ρ型场效应晶体管(StminedpFET)的形成方法。于另一 实施例中，η型金属层与ρ型金属层各自包括其他适合的金属或金属合金。于另一实施 例中，η型金属层与ρ型金属层各自具有多层结构，以得到最佳化的功函数与降低的临界 电压(threshold voltage)。于步骤104中，形成于第一区域中的栅极堆叠结构，与形成于 第二区域中的多晶硅堆叠结构，可包括其他材料层。例如，于形成高介电常数介电层之 前，形成介面层(interfacial layer，IL)(如氧化硅)于硅基材之上。可通过热氧化法或 原子层沉积法(atomic layer deposition，ALD)形成氧化硅层于半导体基材之上。也可通 过其他适当的方法形成氧化硅层，例如紫外光_臭氧氧化法(UV-Ozone Oxidation)。介 面氧化硅层的厚度小于10埃。于另一实施例中，一盖层(capping layer)可设置于高介电 常数层与η型金属(或ρ型金属)层之间。于η型场效应晶体管(nFET)中的盖层可包 括氧化镧(lanthanum oxide，LaO)。于ρ型场效应晶体管(pFET)中的盖层可包括氧化铝 (aluminum oxide, A10)。其他工艺步骤可施行于形成无源元件253、η型场效应晶体管(nFET) 234、ρ型 场效应晶体管(pFET) 236之前、期间或之后。例如，于步骤122之后，还包括形成多层 内连线结构(multilayerinterconnection)。多层内连线结构包括垂直内连线与水平内连线， 垂直内连线例如公知的导通孔(vias)或接触插塞(contacts)，水平内连线例如金属线。 各种内连线结构特征可使用各种导电材料，例如铜、钨或硅化物(Silicide)。于一实施例 中，可使用镶嵌工艺(damascene process)形成和铜相关的多层内连线结构。于另一实施 例中，可使用钨，以于接触通孔中形成钨插塞。于一实施例中，可通过适当的工艺(例如原子层沉积法(atomic Iayerdeposition， ALD))形成高介电常数介电层。其他形成高介电常数材料层的方法包括金属有机化学气 相沉积法(metal organic chemical vapor deposition, MOCVD)、物理气相沉积法(physical vapor deposition, PVD) > 与分子束夕卜延法(molecular beam epitaxy, MBE)。于一实施例
中，高介电常数材料包括氧化铪(HfO2)。于另一实施例中，高介电常数材料包括氧化铝 (Al2O3)。另外的，高介电常数材料层包括金属氮化物、金属硅酸盐(metal silicate)或其 他金属氧化物。于另一实施例中，浅沟隔离结构(STI)的形成包括于基材中蚀刻出一沟槽，与 填充绝缘材料(例如氧化硅、氮化硅或氮氧化硅)到沟槽中。填充后的沟槽可以是多层 结构，例如用热氧化衬层与氮化硅填充层填充沟槽。于一实施例中，浅沟隔离结构(STI) 由下列工艺制得成长垫氧化层(pad oxide)、形成低压化学气相沉积(LPCVD)氮化层、 利用光致抗蚀剂与掩模图案化浅沟隔离(STI)开口、于基材中蚀刻出沟槽、视需要的 (optionally)成长一热氧化沟槽衬层以改善沟槽的介面、填充化学气相沉积(CVD)氧化层
12于沟槽中、以及利用化学机械研磨(CMP)进行回蚀刻。各种图案化工艺包括通过光刻工艺(photolithography)形成图案化光致抗蚀剂 层。光刻工艺可包括光致抗蚀剂涂布(photoresist coating)、软烘烤(softbaking)、光 罩对准(mask aligning)、曝光(exposure)、曝光后烘烤(post-exposure)、光致抗蚀剂显 影(developing photoresist)与硬烘烤(hardbaking)。光刻曝光的工艺可用其他适合的 工艺取代之，例如无光罩光刻(maskless photolithography)、电子束写入(electron-beam writing)、离子束写入(ion-beam writing)、热光亥Ij (thermal lithography)或分子拓印 (molecularimprint)。于另一实施例中，于步骤104中，于图案化步骤之前，可形成硬掩模层于栅极 堆叠层之上，用以形成栅极堆叠结构与多晶硅堆叠结构。硬掩模层随后可被合适的后续 工艺所移除。于另一实施例中，图案化硬掩模层包括氮化硅。于形成图案化氮化硅硬掩 模层的一实施例中，通过低压化学气相沉积法(LPCVD)沉积氮化硅层于多晶硅层之上。 前驱物包括二氯甲烷(DSC 或 SiH2Cl2)、二丁基胺硅烷(bis(tertiaryButylAmino)silane， BTBAS或C8H22N2Si)、二硅乙烷(disilane，DS或Si2H6)，其使用于化学气相沉积工艺 (CVD)中，以形成氮化硅层。还包括使用光刻工艺图案化氮化硅层，以及进行蚀刻工 艺，以蚀刻图案化光致抗蚀剂层开口中的氮化硅层。另外的，其他介电材料也可使用作 为图案化硬掩模层。例如，氮氧化硅可作为硬掩模。依据本发明所公开的实施例，图13显示一具有金属栅极堆叠结构与无源多晶硅 元件的半导体结构的制法400的一实施例的流程图。图14为一半导体结构的剖面图，标 示为450。依据本发明的各种实施例，图15和图16为无源多晶硅元件的剖面图，标示为 470。半导体结构450与其制法400共同显示于图13至图16。制法400起始于步骤402，其中提供一半导体基材210。半导体基材210类似于 图2中的半导体基材210。半导体基材210包括硅，另外，也可包括锗(germanium)、硅 化锗(silicon germanium)或其他适合的半导体材料。半导体基材210也包括各种隔离结 构特征，例如浅沟隔离结构(shallow trenchisolation，STI)形成于基材中，用以隔离各种 元件。半导体基材也包括各种掺杂区域，例如η型阱与ρ型阱。于一实施例中，半导体 基材210包括第一区域212与第二区域214。第一区域212包括浅沟隔离结构特征216， 而第二区域214包括另一浅沟隔离结构特征217。形成浅沟隔离结构特征(STI)的方法 包括于基材中蚀刻一沟槽，用绝缘材料(例如氧化硅、氮化硅或氮氧化硅)填充沟槽。 填充后的沟槽可具有多层结构，例如用热氧化衬层与氮化硅填充沟槽。于一实施例中， 浅沟隔离结构特征(STI)可利用一系列工艺，例如成长垫氧化层、形成低压化学气相沉 积(LPCVD)氮化层、利用光致抗蚀剂与掩模图案化浅沟隔离结构特征(STI)的开口、于 基材中蚀刻沟槽、视需要的(optionally)形成热氧化沟槽衬层以改善沟槽介面、用化学气 相沉积(CVD)氧化物填充沟槽、利用化学机械研磨(chemical mechanical palanarization, CMP)进行回蚀刻、以及使用氮化物剥除，以留下STI结构。于另一实施例中，于第二 区域214中的半导体基材210包括ρ型阱218与η型阱219。制法400接着进行步骤404，其中形成多晶硅电阻堆叠结构(或电阻堆叠结 构)220于第一区域212中，与形成栅极堆叠结构222/224于第二区域214中。电阻堆叠 结构220与栅极堆叠结构222/224形成于一相同的工艺。电阻堆叠结构220包括高介电常数(high-k)介电层226形成于浅沟隔离结构特征(STI)216之上。高介电常数介电层 226包括一介电材料，其介电常数值大于热氧化硅的介电常数值(约3.9)。于一实施例 中，高介电常数介电层226包括氧化铪(hafnium oxide，HfO)。于各种实施例中，高介 电常数介电层226包括金属氧化物、金属氮化物或上述的组合。于一实施例中，高介电 常数介电层226的厚度为约10埃至20埃。于一实施例中，多晶硅电阻堆叠结构220还 包括导电层228设置于高介电常数介电层226之上。于一实施例中，导电层228包括氮 化钛(titanium nitride，TiN)。于另一实施例中，氮化钛的厚度为约10埃至30埃。多晶硅电阻堆叠结构220还包括一多晶硅层230设置于导电层228之上。多晶 硅层可依据设计的需求而变，例如为得到一高电阻值，多晶硅层为非掺杂；或为了适当 电阻值对多晶硅层进行掺杂。同样的，栅极堆叠结构222/224也包括高介电常数介电层 226设置于第二区域214的基材210上。于一实施例中，栅极堆叠结构222/224包括导 电层228设置于高介电常数介电层226之上。栅极堆叠结构222和224还包括多晶硅层 230设置于导电层228之上。于形成电阻堆叠结构220与栅极堆叠结构222/224的一实施 例中，高介电常数介电层226首先设置于半导体基材210之上。导电层228设置于高介 电常数介电层226之上。多晶硅层230设置于导电层228之上。通过对上述各种材料层 进行光刻工艺(Iithogmphypr0cess)与蚀刻工艺，以于第一区域212中形成电阻堆叠结构 220，于第二区域214中栅极堆叠结构222/224。于另一实施例中，图案化工艺可使用一 硬掩模层。于此例中，形成硬掩模材料于多晶硅层230之上。之后，进行光刻工艺与蚀 刻工艺，以图案化硬掩模层而形成各种开口。之后，对各种材料层(如多晶硅层230、导 电层228、与高介电常数介电层226)进行蚀刻工艺，通过穿过图案化硬掩模层的开口， 以形成多晶硅电阻堆叠结构220与栅极堆叠结构222/224。多晶硅层包括各种多晶硅结 构特征形成于电阻堆叠结构220与栅极堆叠结构222/224中。如图14所示，位于电阻堆 叠结构220的多晶硅层230与位于栅极堆叠结构222/224的多晶硅结构特征分别标示成 230a、230b 与 230c，且总称为 230。于一实施例中，电阻堆叠结构220用以形成无源多晶硅元件，其可作为电阻器 (resistor)或熔丝(fuse)。位于第二区域214的第一栅极堆叠结构222，用于形成η型场 效应晶体管(nFET)234，位于第二区域214的第二栅极堆叠结构224，用于形成ρ型场效 应晶体管(pFET)236。于一实施例中，η型场效应晶体管(nFET) 234形成于ρ型阱218 中。于另一实施例中，ρ型场效应晶体管(pFET) 236形成于η型阱219中。η型场效 应晶体管(nFET) 234还包括重掺杂区域，例如源极/漏极238。同样的，ρ型场效应晶 体管(pFET) 236还包括重掺杂区域，例如源极/漏极240。于一实施例中，η型场效应 晶体管(nFET) 234与ρ型场效应晶体管(pFET) 236包括金属氧化物半导体场效应晶体管 (MOSFET)，例如 nMOSFET 或 pMOSFET。另外的，介面层(interfacial layer，IL),例如氧化硅，可介于高介电常数介电层
226和基材210之间。特别的，介面层设置于第一区域212的浅沟隔离结构特征(STI) 216 和高介电常数介电层226之间，与设置于第二区域214的基材210与高介电常数介电层 226之间。制法400可进行至步骤406，其中通过进行轻掺杂工艺(lightdopingprocess)，以 于η型场效应晶体管(nFET)234中形成轻掺杂漏极结构特征(LDD)452。掺杂工艺可以是使用η型杂质(例如磷)的离子注入工艺。可进行一第二掺杂工艺，以于ρ型场效应 晶体管(pFET)236中形成轻掺杂漏极结构特征(LDD)454。第二掺杂工艺可以是使用ρ 型杂质(例如硼)的离子注入工艺。于一实施例中，间隙壁232设置于多晶硅电阻堆叠 结构220与栅极堆叠结构222/224的侧壁，通过公知的工艺，包括介电层沉积工艺与蚀刻 工艺。制法400接着进行步骤408，施加一重掺杂工艺(heavy doping process)，以形成
埋设于电阻堆叠结构220的电极。施加离子注入工艺，以于多晶硅电阻结构的接触区域 中形成重掺杂结构特征458。如果使用硬掩模层形成电阻堆叠结构220与栅极堆叠结构 222/224，于施加重掺杂工艺之前要先移除硬掩模层。因此，于电阻堆叠结构中所形成的 重掺杂结构特征458作为电极，且进行应用时，为了施加电位到无源元件，因此设置重 掺杂结构特征458。于一实施例中，电极458可定义成两组。第一组电极形成于无源元件 的多晶硅结构特征230a的一末端，而第二组电极形成另一末端，类似于图7所示的无源 元件的上视图结构，除了金属电极254被重掺杂多晶硅电极取代。因此，所形成的无源 元件具有多晶硅电阻堆叠结构，与埋设于多晶硅电阻堆叠结构的重掺杂多晶硅电极。依 据各种实施例，无源元件可作为多晶硅电阻器或多晶硅熔丝。于一实施例中，为了形成 电极458所施行的离子注入工艺，注入的杂质浓度介于约！父^^与？父^^斤！^之间。于 另一实施例中，之后可进行退火工艺，例如快速热退火(rapid thermal annealing，RTA)， 以使掺杂杂质掺杂的更深。依据各种实施例，用于形成电极458的掺杂杂质可以是η型 (例如磷)或ρ型(例如硼)。于一实施例中，为了 η型场效应晶体管(nFET) 234所形成的源极/漏极456，与 电极458于相同工艺中形成。于此例中，电极458包括η型杂质。因此，对于半导体结 构450而言，并不会额外的增加制作成本。举例而言，使用相同的光罩定义各个区域， 包括无源元件的接触插塞区域，与η型场效应晶体管(nFET) 234的源极/漏极区域(S/ D)。于光罩中所定义出来的图案被转印到光致抗蚀剂层或硬掩模层上。之后，经由光致 抗蚀剂层或硬掩模层的开口，对多晶硅层230施加掺杂工艺，以于无源元件的接触插塞 区域中形成电极，于η型场效应晶体管(nFET)的源极/漏极区域(S/D)中形成源极/漏 极(S/D)。于另一实施例中，如果多晶硅栅极(例如栅极堆叠结构222)存在于最后成品 中，此多晶硅栅极可被重掺杂以增加其导电性。于此例中，光罩还包括多个与多晶硅栅 极堆叠结构222相关的开口。同样的，使用类似的技术，如使用ρ型杂质于ρ型场效应 晶体管(pFET)中形成源极与漏极460。于另一实施例中，无源元件的电极458与ρ型场 效应晶体管(pFET)236的重掺杂源极/漏极460同时于相同的掺杂工艺中形成。于此例 中，电极458包括ρ型掺杂种类。请参见图14，轻掺杂漏极结构特征(LDD)对准于相关的栅极堆叠结构，而重掺 杂源极/漏极区域(S/D)对准于相关的侧壁间隙壁232。于其他实施例中，举η型场效 应晶体管(nFET) 234为例，首先通过离子注入一轻掺杂杂质，以形成轻掺杂漏极结构特 征(LDD)。之后，通过介电层沉积与等离子体蚀刻形成间隙壁232。之后，通过离子注 入一重掺杂杂质以形成重掺杂源极/漏极结构特征(S/D)。ρ型场效应晶体管(pFET)236 中的各种源极、漏极结构特征与侧壁间隙壁使用类似的工艺形成，除了使用相反的掺 杂杂质。可于相同的工艺中形成电阻堆叠结构220的侧壁间隙壁与η型场效应晶体管(nFET)234及/或ρ型场效应晶体管(pFET)的间隙壁。制法400接着进行步骤410，其中形成硅化物(silicide)462于无源元件的电极 458上。形成于电极458之上的硅化物462可以降低无源元件的接触电阻。硅化物462 可包括硅化镍(nickel silicide)。另外的，硅化物462可以是其他合适的硅化物，例如硅 化钴、硅化钨、硅化钽、硅化钛、硅化钼、硅化铒或硅化钯。硅化物462可通过硅化法 而形成，如自动对准硅化物法(self-alignedsilicide，Salcide)。于此工艺中，沉积金属于 硅或多晶硅之上。为了形成硅化物，金属与硅/多晶硅的温度可以提升至较高温度，当 金属沉积的过程中及/或之后，以增强硅与金属之间的作用力。通过工艺(例如蚀刻工 艺)移除未反应的金属。可依据金属材料与其他条件的情况，进行一步骤或多步骤的退 火工艺。例如，移除未反应的金属后，对硅化物进行温度高于第一退火工艺的第二退火 工艺，以将硅化物调整至不同的、具有低电阻值的相态。于一实施例中，于步骤409的 重掺杂工艺之后，立即进行步骤410，以形成硅化物462。于此实施例中，当无源元件的 电极458，与η型场效应晶体管(nFET)234的重掺杂源极/漏极456于相同工艺中形成 时，硅化物会同时形成于η型场效应晶体管(nFET) 234的源极/漏极区域与无源元件的电 极458两者上。为了简化说明，源极/漏极硅化物并未显示于图14中。如一实施例中，用于形成电极458与源极/漏极456的硬掩模可使用于形成硅化 物的工艺，因此，硅化物可形成于电极之上，而不形成于电阻堆叠结构220的其他区域 上。另外的，当无源元件的电极458与ρ型场效应晶体管(pFET) 236的重掺杂源极/漏 极于相同工艺中形成时，硅化物会同时形成于ρ型场效应晶体管(pFET)236的源极/漏 极区域与无源元件的电极458两者上。依据各种实施例，图15与图16所示显示无源元 件。无源元件470包括多晶硅结构特征230a，与重掺杂多晶硅电极458埋设于多晶硅结 构特征230a中。于一实施例中，无源元件470额外包括高介电常数介电层226位于多晶 硅结构特征230a之下。于另一实施例中，无源元件470还包括导电层228介于高介电常 数介电层226与多晶硅结构特征130a之间。如图15所示的一实施例，电极包括重掺杂 多晶硅458与硅化物462两者。电极大约设置于多晶硅电阻器的两末端。图16显示另一实施例，电极包括重掺杂多晶硅458与硅化物462。电极设置于 多晶硅电阻结构的两末端，且大体上对准于无源元件的多晶硅结构230a的边界。于另一 实施例中，无源元件还包括间隙壁232形成于电阻堆叠结构220的侧壁。于其他实施例 中，无源元件470如第13-16图所示被设置与形成，且其具有下述的一或多个优点。无源 多晶硅元件具有较高的电阻值(对于无源元件的未掺杂的多晶硅结构特征)或适当的电阻 值(对于无源元件的轻掺杂多晶硅结构特征230a)。由于重掺杂多晶硅电极及/或硅化物 形成于电极的上部分，因此，接触电阻大体上降低，且形成一欧姆接触(ohm contact)。 因为不需要额外的工艺步骤，因此不会增加额外的工艺成本。依据本发明的各种实施 例，用于形成电极的重掺杂工艺可与形成η型场效应晶体管(nFET)或ρ型场效应晶体管 (pFET)的源极/漏极的重掺杂工艺一起进行。于此例中，原本只用于形成η型场效应晶 体管(nFET)或ρ型场效应晶体管(pFET)的源极/漏极的重掺杂工艺的光罩图案，需要 被修改，以包括用于形成无源元件电极的开口。制法400还包括进行步骤412，其中形成层间介电层(interlayer dielectric，
ILD) 242于半导体基材210上，且大体上覆盖多晶硅无源元件与η型场效应晶体管(nFET)
16或ρ型场效应晶体管(pFET)。之后，进行化学机械研磨工艺(CMP)，以平坦化层间介 电层(ILD) 242的表面。也可进行其他工艺步骤，以形成功能性电路。于一实施例中，其中多晶硅栅极堆叠结构仍存在于最后的结构中，此对应的 工艺称为栅极前置工艺(gate-first process)，因此，所形成的电路称为栅极前置设计 (gate-first scheme)。于栅极前置工艺(gate-first process)中，进行制法400以形成内连 线结构以电性耦合至无源多晶硅元件、η型场效应晶体管(nFET)与ρ型场效应晶体管 (pFET)。举例而言，于基材上形成接触插塞(contact)、多层金属线与导通孔(via)，以 提供适当的电路连接。于另一实施例中，其中多晶硅栅极堆叠结构作为虚设栅极(dummy gate)，且其 被合适的金属栅极所取代，此对应的工艺称为栅极后置工艺(gate-lastprocess)，因此， 所形成的电路称为栅极后置设计(gate-last scheme)。于栅极后置工艺(gate-first process) 中，制法400中使用金属材料取代多晶硅栅极堆叠结构。于一实施例中，位于η型场效 应晶体管(nFET)与ρ型场效应晶体管(pFET)的栅极堆叠结构的多晶硅被移除，以于η 型场效应晶体管(nFET)中形成第一栅极沟槽，于ρ型场效应晶体管(pFET)中形成第二 栅极沟槽。之后，具有第一功函数的第一金属填充于第一沟槽中，且之后填充导电材料 以形成η型场效应晶体管(nFET)的金属栅极。具有第二功函数的第二金属填充于第二沟 槽中，且之后填充导电材料以形成ρ型场效应晶体管(pFET)的金属栅极。举例而言，第 一功函数大体上约等于4.2eV，而第二功函数大体上约等于5.2eV。之后，各种内连线结 构(包括接触插塞、多层金属线与导通孔)形成于半导体基材上。于形成η型场效应晶 体管(nFET)与ρ型场效应晶体管(pFET)的金属栅极结构与形成内连线结构的另一实施 例中，所使用的工艺类似于图1所述的步骤108至步骤122，在整个制备η型场效应晶体 管(nFET)与ρ型场效应晶体管(pFET)的过程中，除了无源多晶硅元件不改变。举例而 言，图1的步骤112，仅移除ρ型场效应晶体管(pFET)的多晶硅，但是不移除多晶硅电 阻堆叠结构220的多晶硅。重掺杂多晶硅电极会存在于最后的无源多晶硅元件中。于各种实施例中的半导体结构与其制法可应用于其他集成电路上，如具有图7 的无源多晶硅元件253或图15或图16的无源多晶硅元件470的集成电路。无源元件 253包括金属电极埋设于其中。无源元件470包括掺杂多晶硅电极埋设于其中。例如， 无源元件(253或470)可应用于具有高介电常数介电层与金属电极的集成电路中，例如 应力(strained)半导体基材、异质(heterro-)半导体元件或无侧压(stress-free)的隔离结 构。其他工艺步骤，替代的步骤或材料也可存在于其他实施例中。例如，于栅极前置工 艺中，为了形成重掺杂电极，于相同工艺中也可重掺杂多晶硅栅极，以降低栅极电极的 电阻值。于重掺杂工艺中，可使用硬掩模或图案化光致抗蚀剂层，以形成重掺杂电极与 源极/漏极。使用轻掺杂工艺以掺杂多晶硅结构特征230a，用以调整其电阻，且此工艺 可于其他工艺(η型LDD或ρ型LDD) —起进行，使得两者可同时形成于一步骤中。本发明不限于应用于包括场效应晶体管(例如MOS晶体管)与多晶硅电阻(或多 晶硅熔丝)的半导体结构，也可用于其他具有金属栅极堆叠结构的集成电路。例如，半 导体结构可包括动态随机存取存储器(dynamic random accessmemory，DRAM)、单电子 晶体管(single electron transistor, SET)、可编禾呈逻辑阵列(field programmable gate-array, FPGA)、及/或其他微电子元件(此处统称为微电子元件)。于一实施例中，半导体结构包括鳍式场效应晶体管(FinFET)。当然，本发明所公开的各种实施例皆可适用及/或易 于应用于其他类型的晶体管，包括单栅极晶体管、双栅极晶体管与其他多栅极晶体管， 且可使用于各种不同应用，包括感测器、存储器、逻辑电路或其他。虽然本发明已以数个较佳实施例公开如上，然而其并非用以限定本发明，任何 所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作任意的更动 与润饰。半导体基材可包括η型场效应晶体管(nFET)或ρ型场效应晶体管(pFET)的虚 设栅极(dummy gate)。于一实施例中，η型场效应晶体管(nFET)与ρ型场效应晶体管 (pFET)包括金属氧化物半导体晶体管(MOSFETS)，例如η型金属氧化物半导体晶体管 (nMOSFETs)或ρ型金属氧化物半导体晶体管(pMOS FETs)。特别是，该η型或ρ型的 金属氧化物半导体晶体管包括具有高介电常数介电材料与多晶硅材料的虚设栅极堆叠结 构。虽然本发明已以数个较佳实施例公开如上，然而其并非用以限定本发明，任何 所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作任意的更动 与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
18
权利要求
1.一种集成电路，包括 一半导体基材；以及一无源多晶硅元件，设置于该半导体基材之上，其中该无源多晶硅元件还包括一多晶硅结构特征；以及多个电极，埋设于该多晶硅结构特征中。
2.如权利要求1所述的集成电路，还包括一高介电常数介电层介于该半导体基材与该 无源多晶硅元件之间。
3.如权利要求2所述的集成电路，还包括一 η型场效应晶体管的第一栅极堆叠结构形成于该半导体基材之上，其中该第一栅 极堆叠结构包括该高介电常数介电层的一第一部分；一具有一第一功函数的第一金属层，位于该高介电常数介电层之上；以及 一第一导电层，位于该第一金属层之上；以及一 ρ型场效应晶体管的第二栅极堆叠结构，其中该第二栅极堆叠结构包括 该高介电常数介电层的一第二部分；一具有一第二功函数的第二金属层，位于该高介电常数介电层之上；以及 一第二导电层，位于该第二金属层之上，其中该第二功函数大于该第一功函数。
4.如权利要求3所述的集成电路，其中所述多个电极包括 该第一金属层与该第二金属层其中之一；以及该第一导电层与该第二导电层其中之一。
5.如权利要求1所述的集成电路，其中所述多个电极包括重掺杂多晶硅，且该多晶硅 结构特征包括未掺杂多晶硅和轻掺杂多晶硅其中之一。
6.如权利要求5所述的集成电路，其中所述多个电极还包括硅化物设置于该重掺杂多晶娃上。
7.如权利要求1所述的集成电路，其中该无源多晶硅元件包括一多晶硅电阻器与一多 晶硅熔丝至少其中之一。
8.—种集成电路的制法，包括以下步骤形成一高介电常数介电层于一半导体基材上； 形成一多晶硅层于该高介电常数介电层之上；图案化该多晶硅层以形成一多晶硅结构特征，以供一无源元件使用；以及 形成多个电极，埋设于该多晶硅结构特征之中。
9.如权利要求8所述的集成电路的制法，其中形成所述多个电极包括 对该多晶硅结构特征施加一离子注入工艺，以形成所述多个电极。
10.如权利要求8所述的集成电路的制法，其中形成所述多个电极包括形成一具有开口的图案化掩模，其中该开口定义位于该多晶硅结构特征之上的接触 区域；以及对位于开口中的该多晶硅结构特征施加一离子注入工艺。
11.如权利要求8所述的集成电路的制法，其中形成所述多个电极包括 形成一层间介电层于该半导体基材上；进行一第一化学机械研磨工艺，以回蚀刻该层间介电层；移除该多晶硅结构特征的一部分，以形成多个柱状沟槽于该无源元件中；以及形成一第一金属层于所述多个条柱状沟槽中，其中该第一金属层具有一第一功函数。
12.如权利要求11所述的集成电路的制法，其中图案化该多晶硅层包括对于一第一场效应晶体管形成一第一虚设栅极，与对于一第 二场效应晶体管形成一第二虚设栅极；移除该多晶硅结构特征的一部分包括从该第一场效应晶体管中移除该第一虚设栅 极，以于第一场效应晶体管中形成一第一栅极沟槽；以及形成该第一金属层包括形成该第一金属层于该第一栅极沟槽中。
13.如权利要求12所述的集成电路的制法，还包括从该第二场效应晶体管中移除该第二虚设栅极，以于该第二场效应晶体管中形成一 第二栅极沟槽；以及形成一第二金属层于该第二栅极沟槽中，其中该第二金属层具有一不同于该第一功 函数的第二功函数。
14.如权利要求12所述的集成电路的制法，还包括进行一第二化学机械研磨工艺，以 移除该第一金属层多余的部分。
15.如权利要求8所述的集成电路的制法，还包括施加一硅化工艺，以于所述多个电 极上形成硅化物。
全文摘要
本发明提供一种集成电路及其制法。此集成电路包括半导体基材与无源多晶硅元件设置于半导体基材之上。无源多晶硅元件还包括多晶硅特征结构，与多个电极埋设于多晶硅结构特征中。由于重掺杂多晶硅电极及/或硅化物形成于电极的上部分，因此，接触电阻大体上降低，且形成一欧姆接触。因为不需要额外的工艺步骤，因此不会增加额外的工艺成本。
文档编号H01L21/77GK102013424SQ20101019449
公开日2011年4月13日 申请日期2010年5月28日 优先权日2009年9月4日
发明者叶炅翰, 庄学理, 张立伟, 杨宝如, 许育瑛, 郑光茗, 钟昇镇 申请人:台湾积体电路制造股份有限公司