集成电路绝缘结构的制作的制作方法

专利名称：集成电路绝缘结构的制作的制作方法
背景技术：
本发明涉及到集成电路器件制作，特别是，但不排它地涉及到为集成电路提供电绝缘结构的技术。
浅沟槽绝缘(STI)正成为使具有亚微米临界尺寸元件的集成电路的各个区域电绝缘的一种占优势的技术。一般地，STI包括在集成电路衬底上形成沟槽，然后用电介质材料填充这些沟槽。一种途径是例如像在Dai等人的美国专利No.5691215中所描述的那样，使用低压化学汽相淀积(LPCVD)过程，用原硅酸四乙酯(TEOS)填充这些沟槽。然而，随着为了包括临界尺寸等于或小于0.25微米的元件，集成电路被按比例缩小，这种方法往往留下太多空调和其它不连续性。
因此，其他方法已经被研究。例如Zheng等人的美国专利No.5728621描述了电介质材料的高密度等离子体(HDP)淀积，来填充绝缘沟槽。这个方法仍然有一个缺点，就是各种尺寸和图形密度的形貌上局部平整性很差。一般地，HDP淀积导致沟槽之间大的、易膨胀的形貌上有较厚的材料，而可以被彼此窄地分隔开的窄沟槽上有较薄的材料。由于这个非均匀性，后续整平过程比如化学-机械抛光(CMP)，常常导致薄的区域中的HDP材料下面一层或膜的厚度的明显减少，或者不能去除一些厚的区域中的HDP材料。
解决这个问题的一个尝试为“反向掩模”方案。这个方案包括在HDP材料较薄的部分上放置掩模，以选择性刻蚀掉较厚的区域，直到结果为基本均匀的HDP材料厚度。然后去除反向掩模，而该器件被整平为所要求的规格。可惜，反向掩模处理大大复杂化了制作，增加了几个器件处理阶段。相伴随地，制作成本一般会增加。因此，需要更好的技术来提供绝缘结构。
发明概述本发明的一种形式是一种改进的集成电路器件。本发明的另一种形式是提供电子器件的一种改进的工艺。这个工艺可能包括高密度等离子体(HDP)淀积，使集成电路器件的制作变得容易。
另一种变通的形式是在器件上提供绝缘结构的技术。例如，这种技术可以被应用到沿着集成电路器件的衬底形成绝缘结构。在另一个实例中，这种技术可以包括一种用电介质填充衬底沟槽，以提供一个或更多个绝缘结构的改进工艺。
在另一个变通形式中，本发明包括为了制作至少一个集成电路，在工件的衬底内形成许多沟槽。这些沟槽确定许多沿着衬底彼此电绝缘的区域。用至少约为5的淀积-刻蚀(淀积∶刻蚀)比率，通过同时淀积和溅射刻蚀电介质材料，这些沟槽至少被部分填充。更可取的是淀积∶刻蚀比率在大约5.5到6.5的范围内。最可取的是淀积∶刻蚀比率在大约5.8到6.2的范围内。工件的进一步处理可能包括整平。
本发明的其它变通形式包括但并不限定于一种在集成电路衬底内形成确定许多彼此电绝缘的衬底区域的许多沟槽的技术。电介质材料通过暴露到具有第一淀积-刻蚀比率的高密度等离子体中而被淀积在沟槽中。在至少部分填充沟槽之后，高密度等离子体被调整为比第一比率大的第二淀积-刻蚀比率，以便在衬底上累积电介质材料。电介质材料的一部分被去除，以便整平工件。
在另一个变通形式中，本发明包括在集成电路衬底内形成许多沟槽，并在这些沟槽中淀积电介质材料。该电介质材料可以用具有至少约为5的淀积-刻蚀比率的高密度等离子体提供。许多电路元件可以沿着衬底提供。在这个形式中，在通过高密度等离子体用电介质材料至少部分填充沟槽之后，电介质材料的淀积可以包括淀积TEOS电介质。
本发明进一步的变通形式包括控制器件上涂层厚度的变化。这个涂层可以被涂敷，以便均匀地填充和改善下方结构，比如具有一个或更多个沟槽的衬底的不平坦性。
另一个变通形式包括在工件内提供许多沟槽，并通过暴露工件到高密度等离子体中而在工件上淀积电介质。该电介质至少部分填充沟槽。此淀积包括在工件上形成的电介质厚度，最大台阶的高度对厚度的比率为大约0.2。在进一步处理期间，可以通过化学-机械抛光来整平工件。
本发明进一步的目的、形式、实施方案、利益、优点、特征和情况，将会从这里的说明和附图中变得明白。
附图的简要说明

图1-6是描述本发明的工艺的选定阶段的局部截面图，用相似参照号代表相似的零件。在某些情况下，为了增强清晰性，图1-6或者其中选定的零件不是按比例画出。
优选实施方案的说明为了帮助对本发明原理的理解，现在参考附图中描述的实施方案，并使用明确的语言来对其描述。然而，可以理解本发明的范围没有打算由此加以限定。在所描述的实施方案中的任何改变和进一步的更改，和如这里描述的本发明原理的进一步应用，通常会被本发明领域的技术人员考虑到。
这里所用的名词“硅的氧化物”广泛地指任何含有任意化学计量比的氧和硅的材料，并且可能包括一个或更多其他元素。而且，这里所用的名词“氮化硅”广泛地指任何含有任意化学计量比的硅和氮的材料，并且可能包括一个或更多其他元素。化合物的化学式将在这里被用来区分特定化合物化学比。
图1-6描述提供集成电路器件的工艺200的一个优选实施方案的选定进展阶段200a-200f。图1描述在中间处理阶段200a的集成电路器件工件20。工件20包括集成电路衬底22。图中第一掩模层24在衬底22上，第二掩模层26在层24上。衬底22最好是平的并且由通常的半导体材料比如单晶硅形成；然而，衬底22的其他几何结构、成分和安排也会被本领域技术人员考虑到。如所描述，衬底22通常沿着与图1视图平面垂直的平面延伸。衬底22一开始最好被p-或n-掺杂成适合于稍后处理阶段在衬底22内要形成的特定类型半导体结。
层24和26由适合于为衬底22的处理提供硬掩模的材料形成。在一个优选的组合中，层24包括硅的氧化物，层26包括氮化硅。更可取的是，层24包括用标准热氧化工艺形成的二氧化硅，并且厚度在大约50到300埃之间。对于层26，更可取的是借助于用低压化学汽相淀积(LPCVD)工艺或等离子体增强化学汽相淀积(PECVD)工艺淀积厚度至少大约1000埃的氮化硅而形成。在另一个实施方案中，不同的组成和形成工艺可能被本领域的技术人员用来提供层24和26。在另一个实施方案中，一个或更多的层24和26可能不存在。
在从图1的阶段200a到图2的阶段200b的过渡中，层24，26被图形化以共同形成掩模27。最好借助于涂敷光刻胶层和光刻曝光得到随后被显影的衬底沟槽图形，来形成掩模27。对于正光刻胶材料，相应于沟槽的材料部分被这个工序去除，并且一种刻蚀工序，比如反应离子刻蚀(RIE)工艺，被用来把得到的正光刻胶层图形转换到下面的层和衬底上。对于这样的工序，当层24和26分别包括二氧化硅和氮化硅时，RIE化学组成可以采用CF4-CHF3-Ar作为层24和26的腐蚀剂。从层24，22中形成的掩模27确定了掩模窗口27a，27b，27c，27d。衬底22用掩模27图形化，随后确定有源元件区28和沟槽图形30。当衬底22由硅形成时，化学成分为HBr-Cl2-O2的腐蚀剂可以被用来提供图形30。沟槽图形30包括代表性的分别贯穿窗口27a，27b，27c，27d的沟槽32，34，36，38。沟槽图形30确定许多小的、窄的特征形貌32a、34a、36a；而元件区28对应于大的、宽的特征形貌28a。为了增强对本发明的理解，选定的特征形貌28a、32a、34a、36a之间尺寸关系没有按比例画出。
在沟槽图形30形成之后，工件20通过淀积电介质填充材料40a进一步被处理。填充材料40a至少部分填充图形30的沟槽32、34、36、38，并且最好覆盖包括特征形貌28a、32a、34a、36a的工件20。材料40a最好包括二氧化硅或是氧化硅基材料，并且用高密度等离子体(HDP)形成。在一个实施方案中，用于实现优选HDP淀积的设备型号是Ultima HDP-CVD，由Applied Materials，Inc.供应，公司地址为3050Bowers Avenue，Santa Clara，CA 95054-3299。
优选的HDP淀积期间，淀积-刻蚀比率至少约为5是可取的。更可取的是淀积-刻蚀比率在大约5.5到6.5的范围内。最可取的是淀积-刻蚀比率在大约5.8到6.2的范围内。如果大于5的淀积-刻蚀比率不足以填充高的高宽比形貌，则在第一步骤中可采用较低淀积-刻蚀比率的两步工艺。这个较低淀积-刻蚀比率工艺能使用到窗口被部分填充为止，而至少为5的较高淀积-刻蚀比率被用来完成淀积。
已经发现按照本发明同时以一个淀积-刻蚀(淀积∶刻蚀)比率淀积和溅射刻蚀电介质材料，提供了适当的沟槽填充而没有有害的接缝和空洞。确实，已经发现宽度在300纳米以下的绝缘沟槽可以用这种方式被适当填充。虽然如此，本发明的其他实施方案可以不结合相应于这些发现的特征，而是涉及到一个或更多其他形式、情况或特征。
如图3的中间阶段200c所描述，填充材料40a确定了表面42。表面42的区域44一般是平坦的，并通常对应于填充材料40a的最大厚度T1max，如双向箭头54所表示。区域44覆盖对应于元件区28的特征形貌28a。表面42还具有一般带有沟槽32、34、36、38上面的凹槽46的不平坦部分以及特征形貌32a、34a、36a上面的最高点48。在最高点48上，填充材料40a有用双向箭头55表示的最大厚度T2max。最高点48上的厚度T2max一般小于区域44上的厚度T1max。凹槽46对应于如双向箭头56所表示的最小厚度T1min。双向箭头58表示小特征填充材料厚度差或者小特征“台阶高度”，表示为Δ1。双向箭头59表示大特征填充材料厚度差或者大特征“台阶高度”，表示为Δ2。Δ1和Δ2之间的差(Δ2-Δ1)被指定为台阶高度差Δ3。在图3中，代表性沟槽宽度TW用双向箭头52表示。
已经发现，通过提高淀积-刻蚀比率，T2max被按期望增加，相应减少了Δ3。同时，由更高的淀积-刻蚀比率造成的T1max、T1min和Δ2(如果有的话)的改变也不那么显著。因此，Δ1增加而Δ3/Δ1减少。在一个实施方案中，Δ1和Δ2近似相等，使得Δ3接近零。在另一个实施方案中，Δ3被减少，但是Δ1和Δ2之间的差保持不变。
在阶段200c，小特征台阶高度-厚度比率HTR1由Δ1/T2max(HTR1＝Δ1/T2max)给出。这个变量的尺寸随着Δ1增加而增加，它常被要求以便改善后续处理的结果，如以下更全面所述。
在图4的阶段200d中，工件20已经通过在材料40a上涂敷涂层40b进一步处理。可取的是，涂层40b是氧化硅基材料的连续涂敷，以便用减少整体厚度变化的方式进一步提高材料40a、40b的总厚度。更可取的是，用HDP淀积来形成淀积-刻蚀比率(淀积∶刻蚀)至少为6.0∶1的涂层40b。材料40a和涂层40b共同确定填充和涂层60。值得注意的是，填充材料40a和涂层40b可能不能彼此清楚地区分，但是可以表示出在HDP淀积中使用的选定参数的逐渐过渡，比如在淀积-刻蚀比率中可能发生的逐渐变化。相对于单独的填充材料40a，层60具有一般更平坦的上表面62。表面62确定了覆盖元件区28的层60的区域64。表面62还确定了带有沟槽32、34、36、38上面的凹槽66和在特征形貌32a、34a、36a上面的最高点68的不平坦部分。
双向箭头74表示区域64上的层60的最大厚度T3max。双向箭头75表示最高点68上的层60的最大厚度T4max。典型地，T4max小于或等于T3max。最小厚度指定为T2min并用双向箭头76表示。双向箭头78表示小特征台阶高度Δ4，而双向箭头79表示大特征台阶高度Δ5。层60的台阶高度差用Δ6(Δ6＝Δ5-Δ4)表示。典型地，Δ4、Δ5、Δ6大约分别与Δ1、Δ2、Δ3相同。然而，在变通实施方案中，Δ4、Δ5、Δ6中的一个或更多个可以与Δ1、Δ2、Δ3各自不同。
对于层60，小特征台阶高度-厚度比率HTR2由Δ4/T4max(HTR2＝Δ4/T4max)给出。一般地说，因为层60相对于单独的材料40a有更大的厚度，所以HTR2小于HTR1。
在一个沟槽宽度(TW)小于300纳米的优选实施方案中，相应的T3max值为大约500纳米。在另一个优选实施方案中，填充材料40a被淀积以形成不大于约0.5的厚度变化HTR1。在一个更优选实施方案中，涂层40b被涂敷到材料40a以提供不大于约0.2的HTR2。自然，在另一个实施方案中，不同的TW、T1max、T1min、T2max、T2min、T3max、T4max、Δ1、Δ2、Δ3、Δ4、Δ5、Δ6、HTR1和HTR2的值可以依照本发明的指导获得。
在一个变通实施方案中，涂层40b不是HDP淀积的氧化硅基材料。代之以，对于这个实施方案，涂层40b是通过包括原硅酸四乙酯(TEOS)的电介质低压化学汽相淀积(LPCVD)形成的。在一个应用中，TEOS被涂敷成厚度至少为500纳米的涂层40b。确实，可以想象按照本发明，层60的许多组成变化可以被实践，从而减少比如由HTR2衡量的厚度不平整性。作为用改变HDP淀积-刻蚀比率的方法来形成层60的替换方法，层60可以借助于利用通常恒定的淀积-刻蚀比率的HDP淀积来形成。在其它的变通实施方案中，层60可以包括两种或更多种材料、成分、薄膜或连续或不连续的涂层。
工件20在阶段200d之后被进一步处理，以便提供图5中阶段200e所描述的形式。这个附加的处理包括层60的整平，直到掩模27的上部分27a重新暴露出来。可取的是，整平包括以一种与层60的一种或更多种成分的去除兼容的方式的化学-机械抛光(CMP)。在向下整平到掩模27之后，填充的沟槽图形80产生，它具有被定位于重新暴露的特征形貌28a、32a、34a、36a的稍微下面一点的绝缘结构表面82、84、86、88。
已经发现通过提高填充材料40a小特征台阶高度-厚度比率HTR1，使得它比常规方案(例如减少Δ3)更接近Δ2/T1max，于是改变层60的小特征台阶高度-厚度比率HTR2，整平层60的不规则轮廓表面所花的时间按比例被减少。结果是，到达掩模27的平整度可以提高。确实，涂层60的厚度可以被调节，以提供所希望的经验决定的台阶高度-厚度比率，从而提供重新暴露的掩模27上的可接受的平整度。同时，层60的厚度最好不大到需要不必要地延长整平操作的程度。因此，对于给定的几何结构和组成成分安排，优选的绝对厚度通常会有变化。对于本发明的一个优选实施方案，已经发现小于或等于约0.2的台阶高度-厚度比率提供所希望的结果；然而，对于其它的实施方案，大于0.2的台阶高度-厚度比率是可接受的。
层60的所希望的厚度的提供，可以按照本发明用几种方法来实现。例如，当HDP淀积被利用时，淀积对刻蚀的比率、淀积速率、或二者，都可以被控制来提供所希望的厚度。对于层60包括TEOS的实施方案，层60的厚度可以附加地或变通地通过控制TEOS淀积来调整。在其它实施方案中，使用本领域技术人员参考层60的特定组成成分而想到的技术，层60的厚度可以被调整和控制。在其它实施方案中，层60的厚度可能不被关心，而是涉及到本发明的一个或更多个其他形式、方面或特征。
在阶段200e之后，器件20被进一步处理，以便提供在图6中的阶段200f中的形式。这个处理包括掩模27的去除，以重新露出衬底22。对于氧化硅基层24和氮化硅层26的优选掩模组成成分组合，最好用包括一系列氟化氢(HF)、磷酸(H3PO4)、之后再用氢氟酸(HF)的湿法处理技术来清除掩模27。
器件20然后被进一步整平，以便以填充的绝缘沟槽92、94、96、98的形式来提供电绝缘结构90。填充的绝缘沟槽92、94、96、98一般分别有平坦的表面92a、94a、96a、98a，在整平之后接近与衬底表面22a共平面。在其它的实施方案中，绝缘结构90的表面可以保留突出或延伸到衬底表面22a的上面。
在阶段200f，器件20也包括形成于元件区28以提供集成电路100a(部分表示)的元件100。元件100包括绝缘栅极场效应晶体管(IGFET)120a、120b。IGFET 120a、120b有相应的从衬底22延伸的栅极结构121。每一个结构121包括导电栅极元件122、电介质栅极衬垫124和一对相对的侧壁隔板126。栅极元件122最好包括掺杂的多晶硅(也指定为″poly″或″polysilicon″)。衬垫124也最好用标准栅极氧化物形成，隔板126最好用电介质材料比如硅的氧化物或氮化硅形成。结构121最好使用标准的被本领域技术人员已知的技术形成。衬底22在选定的区域掺杂不同，以确定IGFET 120a、120b的所希望的半导体结。掺杂的衬底区130确定被IGFET 120a、120b共用的源/漏。同样，掺杂的衬底区132确定IGFET 120a的单独的源/漏，而掺杂的衬底区134确定IGFET 120b的单独的源/漏。
区域130、132、134最好通过用适当的n+或p+掺杂剂，选择性注入衬底22来形成，导电类型分别与IGFET 120a、120b的衬垫124下面的衬底沟道区140a、140b要求的p-或n-掺杂剂相反。可以使用本领域技术人员已知的技术，形成区域130、132、134，以便在隔板126下面提供轻掺杂漏(LDD)区。IGFET 120a、120b最好各具有0.25微米或更小的临界尺寸。
在阶段200f之后，工件20可以被进一步处理，以便完成用作集成电路器件。在一个实施方案中，在阶段200f之后，选择性形成与元件100的电接触。连接区域可以沿硅表面，通过淀积与之接触形成的适当的金属层比如钨(W)、钛(Ti)、钴(Co)、钽(Ta)、或铂(Pt)来形成。然后使用本领域技术人员已知的技术，对工件20进行退火，以便适合于形成硅化物/多硅化物薄膜。一个或更多个金属化层可以被制造来选择性地接触和互连元件100，且外部接触衬垫可以被形成，以便电互连到其他器件。工件20可以是半导体晶片的一部分，该晶片在选定的加工操作实现之后，被分成许多单个的集成电路芯片。在电互连被形成之后，可以进行封装，包括用适当建立的接触衬垫形成外部电互连比如金属丝键合。
应该理解，工件20在只表示一些代表性集成电路元件100——即晶体管120a、120b的部分视图中被描述。其他实施方案可以有比所描述的数量更大或种类更多的集成电路元件；然而，描述这样的附加特征会不必要地使附图复杂化。类似地，不同的有源或无源集成电路元件类型，如本领域技术人员想到的，可以附加地或变通地被包括，但为了增加清晰度而没有被具体描述。而且，如本领域技术人员想到的，不同数量、安排或间隔的绝缘结构90可以在其他实施方案中被利用。确实，在一个优选实施方案中，可以想象许多更多的绝缘结构90将会被用来沿着衬底22确定相应数量的有源元件。
同样，其他类型的绝缘结构可以与本发明的结构混合或组合。在另一个非限定的方面，本发明的指导可以被应用到任何需要绝缘结构的器件。确实，在其它的变通实施方案中，按照本发明的绝缘结构被用来形成不同类型的器件，比如不打算有集成电路的，或提供可能缺少任何常规元件或电路的器件。
应该注意的是，本发明公开的实施方案的实现不限定于图中所述工艺流程。可以理解，按照本发明的器件的制备，可以被结合到本领域技术人员已知的其它工艺流程中。而且，本发明的工艺可以被改变、重新安排、替换、删除、重复、组合或添加到如本领域技术人员想到的其它工艺中，而不偏离本发明的构思。如本领域技术人员想到的那样，这些工艺中的各种阶段、程序、技术、状态、和操作，可以被额外地或变通地改变、重新安排、替换、删除、重复或组合。
所有在本说明书中引用的出版物、专利和专利申请，在这里列为参考，好像每一个单独的出版物、专利或专利申请是确切地和独立的被参考一样，在这里说明它的整体。而且，不认为本发明被限定在任何这里表达的理论或提供的操作机制中。同时本发明已经在附图中和前述的说明中被详细描述和说明，它们被认为是描述性的而不是限制性的，可以理解，只是描述了优选实施方案，来自下列权利要求所定义的本发明的构思的所有改变、修正和等同物，都希望得到保护。
权利要求
1.一种方法，包括在用来制作至少一个集成电路的工件的衬底中形成许多沟槽，这些沟槽确定许多沿着衬底的彼此电绝缘的区域；通过用至少大约为5的淀积-刻蚀比率同时淀积和溅射刻蚀电介质材料，至少部分填充这些沟槽；以及整平工件。
2.权利要求1的方法，其中所述整平包括工件的化学-机械抛光。
3.权利要求1的方法，其中的比率在大约5.5到大约6.5的范围内。
4.权利要求3的方法，其中的比率在大约5.8到大约6.2的范围内。
5.权利要求1的方法，进一步包括在所述至少部分填充之后和所述整平之前，淀积另一种电介质材料。
6.权利要求1的方法，进一步包括在衬底上淀积第一电介质层；在第一电介质层上淀积第二电介质层；和其中所述形成包括图形化第一和第二电介质层以提供沟槽。
7.权利要求6的方法，其中衬底用单晶硅形成，第一电介质层包括硅的氧化物，第二电介质层包括氮化硅，电介质材料是氧化硅基化合物，而所述整平包括工件的化学-机械抛光。
8.权利要求6的方法，其中所述整平包括工件的化学-机械抛光，并进一步包括在所述整平之前，用电介质涂层覆盖工件，所述电介质涂层至少部分用电介质材料形成；在所述整平之前，确定与要求的工件平整度一致的电介质涂层的最小厚度；和沿工件完成多个绝缘栅极场效应晶体管的形成，该晶体管各具有不大于约0.25微米的临界尺寸。
9.一种方法，包括在集成电路衬底上形成许多沟槽；在这些沟槽中淀积电介质材料，该电介质材料用淀积-刻蚀比率至少约为5的高密度等离子体提供；和沿着衬底提供许多电路元件。
10.权利要求9的方法，其中当这些沟槽各被电介质材料至少部分填充时，其中的衬底确定许多被沟槽彼此电绝缘的区域。
11.权利要求9的方法，其中的比率在大约5.5到大约6.5的范围内。
12.权利要求11的方法，其中的比率在大约5.8到大约6.2的范围内。
13.权利要求11的方法，其中所述淀积包括，在通过高密度等离子体用电介质材料至少部分填充沟槽之后，淀积TEOS电介质。
14.权利要求11的方法，进一步包括在所述形成之前，在衬底上淀积包括硅的氧化物的第一层；在所述形成之前，在第一层上淀积包括氮化硅的第二层；和用化学-机械抛光去除一部分电介质材料。
15.一种方法，包括在集成电路衬底内形成许多沟槽，这些沟槽确定许多彼此电绝缘的衬底区域；通过暴露到具有第一淀积-刻蚀比率的高密度等离子体中，在沟槽中淀积电介质材料；调整高密度等离子体到比第一比率大的第二淀积-刻蚀比率，以便在至少部分填充沟槽之后，在衬底上累积电介质材料；和去除一部分电介质材料以整平工件。
16.权利要求15的方法，进一步包括沿着衬底完成多个电路元件的形成。
17.权利要求15的方法，其中第一比率至少为5。
18.权利要求15的方法，其中第一比率在大约5.5到大约6.5的范围内。
19.权利要求15的方法，进一步包括在所述形成之前，在衬底上淀积包括硅的氧化物的第一层；在所述形成之前，在第一层上淀积包括氮化硅的第二层；和其中所述的形成包括图形化第一层和第二层以确定沟槽，这些沟槽各穿过第一层和第二层中的窗口。
20.权利要求15的方法，其中所述去除用化学-机械抛光进行。
全文摘要
公开的是提供集成电路的技术,包括提供改进的集成电路绝缘结构。该技术包括在集成电路衬底内形成许多沟槽,以确定许多彼此电绝缘的衬底区。一种电介质材料通过暴露到具有第一淀积－刻蚀比率的高密度等离子体,被淀积在沟槽中。在至少部分填充沟槽之后,高密度等离子体被调整为比第一比率大的第二淀积－刻蚀比率,以便在衬底上累积电介质材料。一部分电介质材料被去除以便整平工件。许多元件比如绝缘栅极场效应晶体管,可以随后制作在沟槽之间的各个衬底区域内。
文档编号H01L21/70GK1387679SQ00802219
公开日2002年12月25日 申请日期2000年8月18日 优先权日2000年8月18日
发明者O·拉帕拉, R·索利斯, H·布鲁格, M·S·洛维, B·莫斯莱希, M·维林 申请人:皇家菲利浦电子有限公司