专利名称：高压半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，更具体地，涉及一种具有低工作电阻(operation resistance)的高压半导体器件及其制造方法。
背景技术：
图1是示出传统高压半导体器件实例的剖视图。
参照图1，n型漂移区110配置在p型半导体衬底100上的预定区域。n+型源极区域121配置在半导体衬底100的表面上，并以预定间隔与n型漂移区110相隔。n+型漏极区域122配置在n型漂移区110上。沟道区域102配置在n型漂移区110与n+型源极区域121之间的半导体衬底100的表面上，并且反型层在预定条件下形成于沟道区域102中。硅的局部氧化(LOCOS)场板(field plate)130配置在沟道区域102与n+型漏极区域122之间的n型漂移区110上。
栅极层150配置于沟道区域102的上方，在所述栅极层150和所述沟道区域102之间插入栅极绝缘层140。栅极层150延伸到n型漂移区110上的场板130的顶表面。多个栅极间隔层160形成于栅极层150的两个侧壁。n+型源极区域121、n+型漏极区域122和栅极层150分别通过它们的互连结构连接至源极端子S、漏极端子D和栅极端子G。
在上述高压半导体器件中，为了保证击穿电压(BV)，需要n型漂移区110，并且沟道的长度要较长。n型漂移区110和长沟道占用了高压半导体器件的大部分表面面积。另外，当采用场板130时，电流经过路径沿场板130的底表面形成于n型漂移区110中，如图1中箭头所示。因此，相对变长的电流路径和增高的半导体器件的导通电阻(Ron)降低了半导体器件的工作性能。
发明内容
根据本发明，提供一种高压半导体器件，其可以通过降低半导体器件的导通电阻来改善半导体器件的工作性能。
根据本发明，还提供一种上述高压半导体器件的制造方法。
根据本发明的优选实施例，提供一种高压半导体器件，包括第一导电类型的半导体衬底，包括相对高的第一区域、相对低的第二区域、和在所述第一区域与所述第二区域之间的倾斜区域；第二导电类型的漂移区，形成于所述第二区域；第二导电类型的源极区域，配置于所述第一区域，并通过所述倾斜区域与所述漂移区相隔；第二导电类型的漏极区域，配置于所述漂移区上；场板，配置于所述第二区域中的漂移区上；栅极绝缘层，配置于所述源极区域与所述漂移区之间；和栅极层，其配置在所述栅极绝缘层上，并延伸至所述场板的顶表面。
所述第一导电类型可为p型，所述第二导电类型可为n型。
根据本发明的另一优选实施例，提供一种制造高压半导体器件的方法，包括在第一导电类型的半导体衬底的预定区域上形成第二导电类型的漂移区；在与所述漂移区接触的半导体衬底的表面上形成硅的局部氧化(LOCOS)场板，所述LOCOS场板的两侧是倾斜的；通过对所述场板进行图案化而暴露出在场板一侧的倾斜部分的半导体衬底；通过插入栅极绝缘层来形成栅极导电层图案，其中以使栅极绝缘层与通过对场板进行图案化而暴露出的半导体衬底一侧的倾斜部分相叠置的方式来插入所述栅极绝缘层；和形成分别配置在半导体衬底和漂移区中的源极/漏极区域。
优选地，所述栅极导电层图案可形成为延伸至所述场板的顶表面。
所述第一导电类型可为p型，所述第二导电类型可为n型。
根据结合附图所给出的优选实施例的以下描述，本发明的特征将变得清楚，其中图1是示出传统高压半导体器件的实例的剖视图；图2是示出根据本发明实施例的高压半导体器件的剖视图；及图3至图5以结构剖视图示出根据本发明实施例的高压半导体器件的制造方法。
具体实施例方式
以下，将参照附图详细描述根据本发明的实施例，以使这些实施例可被所属领域技术人员容易地实施。然而，本发明可以以多种不同形式来具体实施，并且不应被解释为受限于这里所述的实施例。
图2是示出根据本发明实施例的高压半导体器件的剖视图。
参照图2，第一导电类型半导体衬底、即p型半导体衬底200包括第一区域201、低于第一区域201的第二区域202、和连接第一区域201与第二区域202的第三区域203。第二导电类型漂移区、即n型漂移区210配置在半导体衬底200的第二区域202上方的预定位置。第二导电类型漏极区域、即具有高浓度的n+型漏极区域222配置在漂移区210上的预定位置。场板230配置在半导体衬底200的第二区域202的顶表面上。场板230可由氧化层形成，并包括开口232，以暴露出n+型漏极区域222的接触形成区域。
n+型源极区域221配置在半导体衬底200的第一区域201。在n+型源极区域221与n型漂移区210之间形成连接第一区域201和第二区域202的台阶(step)243。n+型源极区域221配置为相对高于n型漂移区210。倾斜的第三区域203配置在n+型源极区域221与n型漂移区210之间，并变成在预定条件下(即，当施加栅极电压时)形成反型层的沟道区域102。
栅极绝缘层240配置在沟道区域102上，栅极导电层图案250配置在栅极绝缘层240上。栅极绝缘层240可以由氧化层形成，栅极导电层图案250由多晶硅层形成。一部分栅极导电层图案250配置在场板230的顶表面上。多个栅极间隔层260配置在栅极导电层图案250的两个侧壁。栅极间隔层260可以由氮化层形成。n+型源极区域221、n+型漏极区域222和栅极导电层图案250利用金属线分别连接至源极端子S、漏极端子D和栅极端子G。
在根据本发明实施例的高压半导体器件中，n+型源极区域221配置为高于n型漂移区210。沟道区域102在n+型源极区域221与n型漂移区210之间具有倾斜表面(profile)。因此，与图1相比，电流沿水平方向经过场板230下方，而不需绕开场板230。因此，缩短了由图2中箭头所示的电流路径，从而降低了半导体器件的导通电阻。
图3至图5以结构剖视图示出根据本发明实施例的高压半导体器件的制造方法。
参照图3，通过使用预定掩模层图案来执行离子注入工艺，将n型漂移区210形成在p型半导体衬底200上。通过使用抗氧化层(例如氮化层)执行一般的硅的局部氧化(LOCOS)工艺，将LOCOS隔离层(未示出)和LOCOS场板230形成在n型漂移区210上。作为这种工艺的结果，场板230的两侧具有倾斜表面。
参照图4，通过使用掩模层图案(例如光致抗蚀剂层图案)执行蚀刻工艺来去除部分场板230。去除的部分包括在场板230的一侧具有倾斜表面的一部分；以及待在后续工艺中形成漏极接点的邻近于场板230另一侧的一部分。
参照图5，在衬底200的一部分表面上形成栅极绝缘层240，并且在栅极绝缘层240的整个表面上形成栅极导电层。所述栅极导电层可以由多晶硅层形成。对所述栅极导电层进行图案化，以形成栅极导电层图案250。栅极导电层图案250叠置于由于对场板230图案化而已暴露出的半导体衬底200的倾斜区域上方。对栅极导电层图案250进行图案化，以使其延伸至场板230的顶表面。然后，多个栅极间隔层260形成在栅极导电层图案250的两个侧壁。
随后，通过使用离子注入掩模层图案执行一般的离子注入工艺，来形成n+型源极区域221和n+型漏极区域222，从而制造如图2中所示的高压半导体器件。
如上所述，在高压半导体器件以及高压半导体器件的制造方法中，源极区域被配置为高于漂移区。因此，在水平方向上缩短了栅极长度，而不降低击穿电压，从而减小半导体器件的面积。另外，缩短了电流路径的长度，以减小导通电阻。
尽管参照优选实施例已示出和描述本发明，但所属领域技术人员将理解的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。
权利要求
1.一种高压半导体器件，包括第一导电类型的半导体衬底，包括第一区域、低于所述第一区域的第二区域、和在所述第一区域与所述第二区域之间的倾斜区域；第二导电类型的漂移区，形成于所述第二区域中；第二导电类型的源极区域，形成于所述第一区域中，并通过所述倾斜区域与所述漂移区相隔；第二导电类型的漏极区域，形成于所述漂移区上；场板，形成于所述第二区域中的漂移区上；栅极绝缘层，形成于所述源极区域与所述漂移区之间的半导体衬底上；和栅极层，其配置在所述栅极绝缘层上，并延伸至所述场板上方。
2.根据权利要求1所述的高压半导体器件，其中所述第一导电类型为p型，所述第二导电类型为n型。
3.一种制造高压半导体器件的方法，包括在第一导电类型的半导体衬底的预定区域上形成第二导电类型的漂移区；在与所述漂移区接触的半导体衬底的表面上形成硅的局部氧化场板；通过对所述场板进行图案化来暴露出半导体衬底的倾斜部分；在暴露出的半导体衬底的倾斜部分上方形成栅极导电层图案，并且在所述栅极导电层图案与半导体衬底之间形成栅极绝缘层；和分别在所述半导体衬底和漂移区上形成源极区域和漏极区域。
4.根据权利要求3所述的方法，其中所述栅极导电层图案形成为延伸至所述场板上方。
5.根据权利要求3所述的方法，其中所述第一导电类型为p型，所述第二导电类型为n型。
全文摘要
本发明提供一种高压半导体器件，包括第一导电类型的半导体衬底，包括第一区域、低于所述第一区域的第二区域、和在所述第一区域与所述第二区域之间的倾斜区域；第二导电类型的漂移区，形成于所述第二区域；第二导电类型的源极区域，配置于所述第一区域，并通过所述倾斜区域与所述漂移区相隔；第二导电类型的漏极区域，配置于所述漂移区；场板，位于所述第二区域中的漂移区上；栅极绝缘层，配置于所述源极区域与所述漂移区之间；和栅极层，其配置在所述栅极绝缘层上，并延伸至所述场板上方。
文档编号H01L21/336GK1983635SQ200610164688
公开日2007年6月20日 申请日期2006年12月14日 优先权日2005年12月14日
发明者高光永 申请人:东部电子股份有限公司