专利名称：高压半导体器件的制造方法
技术领域：
本发明涉及一种半导体器件，且尤其涉及一种高压半导体器件的制造方法。
背景技术：
一般地说，需要高压的高压半导体器件的制造工艺用于各种技术，例如 液晶显示器(LCD)、驱动集成电路、有机发光二极管(OLED)、功率集 成电路，等等。
高压半导体器件的制造工艺可采用以片上系统(system on chip, SOC)的 形式来集成高压器件、中压器件、及低压器件的方法。
通过高压半导体器件的制造工艺制造的高压器件应具有高压运行特性， 即高击穿电压特性。因此，长时间地执行高温扩散工艺以形成高压器件的阱。 同样，为了形成上述的阱，需要光对准键(photo alignment key)。同样，为 了形成该光对准键，要执行零位工艺(zero process)。
该零位工艺是纯粹地形成该光对准键的工艺，在取得实际器件时不具有 方向关系。
详细地，以下将结合图1A至图1D说明现有技术中的用于制造高压半导 体器件的常规工艺。
图1A至图1D是用于解释根据现有技术用于SOC集成电路的半导体器 件的制造方法的剖面图。
首先，如图1A所示，在半导体衬底IO上形成氧化物膜11，将该衬底定 义成用于形成对准键的键区(Key)、用于形成低压器件(或中压器件)的 低压区(LV)、及用于形成高压器件的高压区(HV)。
下一步，执行第一掩模工艺以形成第一光致抗蚀剂图案12，使得在该氧 化物膜11上，处于该键区中的一部分半导体衬底10是暴露的。
下一步，利用第一光致抗蚀剂图案12作为掩模，通过执行蚀刻工艺13，
在该键区暴露出的半导体衬底10中形成沟槽14。这时，该沟槽14作为半导 体衬底10与掩模设备之间的对准键。
下一步，如图1B所示，在除去第一光致抗蚀剂图案12之后，通过第二 掩模工艺，在包括沟槽14的氧化物膜11上形成第二光致抗蚀剂图案15。这 时，第二光致抗蚀剂图案15是在对准键基础上形成为具有这样一种结构用 于形成高压PMOS晶体管的高压PMOS区(HPM)是打开的。
下一步，利用第二光致抗蚀剂图案15作为掩模，通过执行离子注入工艺 16，用N型杂质掺杂该高压PMOS区(HPM)中的半导体衬底IO。
下一步，如图1C所示，在除去第二光致抗蚀剂图案15之后，通过第三 掩模工艺，在包括沟槽14的氧化物膜11上形成第三光致抗蚀剂图案17。这 时，第三光致抗蚀剂图案17是在对准键基础上形成为具有这样一种结构用 于形成高压NMOS晶体管的高压NMOS区(HNM)是打开的。
下一步，利用第三光致抗蚀剂图案17作为掩模，执行离子注入工艺18。 因此，该高压NMOS区(HNM)中的半导体衬底IO是用P型杂质掺杂的。
下一步，如图1D所示，在除去第三光致抗蚀剂图案17之后，通过长时 间执行高温热扩散工艺，将所掺杂的N型杂质和P型杂质扩散。所以，该高 压PMOS区(HPM)中的半导体衬底IO和该高压NMOS区(HNM)中的 半导体衬底10形成有N阱19a和P阱1%。这时，借助执行热扩散工艺时所 应用的热，可在包括沟槽14的半导体衬底10的表面上形成热氧化物膜20。
下一步，通过执行浅沟槽隔离(STI)工艺，形成用于隔离键区(Key)、 高压区(HV)、和低压区(LV)的多个器件隔离层。
下一步，在该高压区(HV)中的半导体衬底IO上形成高压NMOS晶体 管和高压PMOS晶体管。根据现有技术，在低压区(LV)中的半导体衬底 10上形成该低压NMOS晶体管和低压PMOS晶体管。
换句话说，如从图1A至1D可了解到的，现有技术形成需用于在高压器 件中形成阱的光对准键。并且，执行零位工艺以形成该光对准键。
因此，半导体器件的制造工艺复杂，并且制造成本比希望的要高。
发明内容
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本发明所公开的方法在制造上述器件时无需执行用于形成光对准键的零 位工艺，因而可简化工艺并提高可靠性。
尤其是，本发明提供一种高压半导体器件的制造方法，该方法由各个步
骤构成，包括形成半导体衬底，半导体衬底被定义成形成有对准键的键区、 形成有低压器件的低压区、以及形成有高压器件的高压区。进一步地说，该 制造方法包括以下步骤在该半导体衬底上形成氧化物膜，并在该氧化物膜 上形成绝缘膜。在除去该绝缘膜之后，可在该半导体衬底中定义出的每个区 内形成多个浅沟槽隔离。更进一步地说，可在包括上述多个浅沟槽隔离的该 半导体衬底上形成氮化物层，然后可通过将杂质离子注入该高压区，顺序形 成多个阱和漂移区。最后，通过将杂质离子注入该低压区，顺序形成多个阱 和漂移区。
该绝缘膜可用高温低压电介质和氮化硅基材料(silicon nitride-based material)其中任一种制成。
上述多个浅沟槽隔离的内部可形成有内部氧化物膜，该内部氧化物膜形 成为连接到该氧化物膜。在此，形成该内部氧化物膜，然后用氧化物填充和 掩埋上述多个浅沟槽隔离。
该氮化物层可用原子层沉积(ALD)法形成。
在高压区中形成该多个阱和漂移区的步骤可包括通过离子注入工艺和 高温退火工艺在该高压区中形成N阱和P阱。在将杂质离子注入该高压区中 的衬底内之后，可执行推进(drive-in)工艺将衬底在110(TC退火数小时。
该高压区可形成有N阱和P阱，该P阱形成有低浓度N漂移区并且该 N阱形成有低浓度P漂移区。
在该低压区中形成多个阱和漂移区的步骤可包括通过离子注入在该低 压区中形成N阱和P阱。在将杂质离子注入该低压区中的衬底内之后，执行 推进工艺将衬底在IIOO'C退火数小时。
该低压区可形成有N阱和P阱，该P阱形成有低浓度N漂移区并且该N 阱形成有低浓度P漂移区。
本说明书包含附图用以提供对本发明的进一步理解，且附图结合在本说 明书中并构成本申请文件的一部分，附图示出了本发明的实施例并与文字说 明一起用于解释本发明的原理。在附图中
图1A至图ID是用于解释根据现有技术的用于SOC集成电路的半导体 器件的制造方法的剖面图。
图2A至图2D是根据一个示例性实施例的高压半导体器件的制造方法的 剖面图。
图3是根据一个示例性实施例的用来解释高压半导体器件的性能的图表。
具体实施例方式
在下文中，将结合
实施例。
将省略本领域技术人员公知的以及与本申请不直接相关的技术内容的描述。
图2A至图2D是根据与本发明一致的实施例的高压半导体器件的制造方 法的剖面图。
首先，如图2A所示，形成半导体衬底100，将半导体衬底100定义成 用于形成对准键的键区、用于形成低压器件的低压区、以及用于形成高压器 件的高压区。
下一步，通过执行热氧化工艺，在该半导体衬底100上形成执行缓冲功 能的第一氧化物膜110。
下一步，在第一氧化物膜110上形成绝缘膜120，此时，可由高温低压 电介质(HLD)膜或氮化硅基材料来形成绝缘膜120。
下一步，如图2B所示，在绝缘膜120上形成光致抗蚀剂图案130。在此， 可利用光掩模，通过涂覆光致抗蚀剂(未示出)并且执行曝光和显影工艺， 来形成光致抗蚀剂图案130。
如图2C所示，光致抗蚀剂图案130形成为具有这样一种结构键区、 低压区和高压区其中的某个区，也就是要形成浅沟槽隔离(STI) 142的那个 区是打开的。
下一步，利用该光致抗蚀剂图案130作为掩模执行蚀刻工艺。由此形成
蚀刻到绝缘膜120的多个沟槽140、第一氧化物膜110、和半导体衬底100。
下一步，通过执行剥离(strip)工艺，除去该光致抗蚀剂图案130和该 绝缘膜120。之后，在多个沟槽140各自的内部形成衬垫氧化物膜141。衬垫 氧化物膜141形成为连接到之前形成的第一氧化物膜110。
在形成衬垫氧化物膜141之后，为了掩埋该沟槽140，通过填充例如Si02 等氧化物来掩埋沟槽140。然后，如图2C所示，在键区、低压区、和高压区 中就形成了多个STI142。
下一步，如图2D所示，用原子层沉积(ALD)法在多个STI 142和氧 化物膜110上形成氮化物层160。
ALD方法是一种利用化学吸附现象将分子吸附到表面然后将它们取代 的方法，其中ALD方法交替地执行吸附和取代。利用ALD法能够以均匀的 晶格排列形成沉积，并且可形成尽可能薄的氮化物层160。
同样，ALD法可以在比MOCVD更低的温度(50(TC或以下)下形成 良好的膜，因此其适于片上系统(SOC)工艺。
在本发明公开的方法中，采用ALD法形成氮化物层160的原因是为了 减小施加到STI 142的应力，其中应力是当形成STI 142并执行阱形成工艺时， 由于高温和形成阱所需要的长处理时间而产生的。
同样，为了解决Si坑的问题，以及当执行阱形成工艺时导致的类似问题， 一般将02排出。此时，该02将STI 142的表面氧化，使得应力增加。如在 此所公开的那样，通过形成氮化物层160然后形成阱或漂移区即可解决这个 问题。结果，凭借氮化物层160， STI 142的表面未被氧化，因此施加到STI 142的应力减小。
下一步，如图2D所示，执行离子注入工艺，其采用多个光致抗蚀剂图 案(未示出)作为掩模，将杂质离子注入到高压区中的半导体衬底100内。 并通过执行高温退火工艺，在高压区中形成N阱151和P阱152。
下一步，执行推进工艺，将杂质离子注入到半导体衬底100内并且将半 导体衬底100在110(TC退火数小时。由此在该高压区的P阱152中形成低浓 度N漂移区，且在该高压区的N阱151中形成低浓度P漂移区。
在该高压区中形成漂移区之后，采用多个光致抗蚀剂图案(未示出)作
为掩模，通过将杂质离子注入到低压区形成N阱153和P阱154。并执行将
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在该低压区的P阱154中形成低浓度N漂移区并在N阱153中形成低浓 度P漂移区。 '
下一步，形成多个栅极以形成高压器件和低压器件。换句话说，在低压 区中的半导体衬底110上形成低压NMOS晶体管和低压PMOS晶体管，并 在高压区中的半导体衬底110上形成高压NMOS晶体管和高压PMOS晶体 管。
因此，与Locos隔离不同，在阱形成工艺和推进工艺中，STI具有棱角 分明的角部。并且，对于阱形成工艺所产生的应力来说，上述角部是脆弱的。 因此，为了减小在阱形成工艺中产生的施加到STI的应力，本发明公开的方 法是，通过在形成阱之前形成氮化物层160，来形成具有半导体衬底Si/STI 的氧化物/氮化物层160的结构。
这可以从没有形成图3中以"A"表示的氮化物层160的情况以及形成 了图3中以"B"表示的所公开方法的氮化物层160的情况中了解到。
换句话说，为了形成半导体衬底(Si) /STI的氧化物/氮化物层160的结 构，在形成阱之前形成了氮化物层160，因此补偿了具有不同热膨胀系数的 材料之间的压縮-拉伸应力，使得减小施加到半导体衬底上的应力成为可能。
尽管高压器件的阱一般是通过执行零位工艺和执行三次掩模工艺形成 的，但本发明公开的方法却无需执行零位工艺而能减小应力。因此能够形成
具有高度可靠性的高压器件。
对于本领域技术人员显而易见的是，可以对本发明进行各种修改和变化， 而不偏离与由所附权利要求定义的与本发明一致的精神和范围。
权利要求
1.一种高压半导体器件的制造方法，包括以下步骤形成半导体衬底，将所述衬底定义成用于对准键的键区、用于低压器件的低压区、以及用于高压器件的高压区；在所述衬底上形成氧化物膜；在所述氧化物膜上形成绝缘膜；在除去所述绝缘膜之后，在所述衬底的上述区中形成多个浅沟槽隔离；在所述衬底上和所述多个浅沟槽隔离上形成氮化物层；通过将杂质离子注入所述高压区，顺序形成多个阱和多个漂移区；以及通过将杂质离子注入所述低压区，顺序形成多个阱和多个漂移区。
2. 根据权利要求1所述的方法，其中所述绝缘膜是以高温低压电介质材 料和氮化硅基材料其中任一种制成的。
3. 根据权利要求1所述的方法，其中所述多个浅沟槽隔离的内部形成有 衬垫氧化物膜，所述衬垫氧化物膜连接到所述氧化物膜。
4. 根据权利要求3所述的方法，其中形成所述衬垫氧化物膜，然后用氧 化物填充和掩埋所述多个浅沟槽隔离。
5. 根据权利要求1所述的方法，其中所述氮化物层是用原子层沉积法形 成的。
6. 根据权利要求1所述的方法，其中，在所述高压区中形成所述多个阱 和漂移区的步骤包括通过离子注入工艺和高温退火工艺在所述高压区中形成N阱和P阱；及在将杂质离子注入所述高压区中的所述衬底内之后，执行推进工艺将所 述衬底在IIOO'C退火至少1小时。
7. 根据权利要求1所述的方法，其中，所述高压区形成有N阱和P阱， 所述P阱形成有低浓度N漂移区并且所述N阱形成有低浓度P漂移区。
8. 根据权利要求1所述的方法，其中，在所述低压区中形成所述多个阱 和漂移区的步骤包括通过离子注入在所述低压区中形成N阱和P阱；及 在将杂质离子注入所述低压区中的所述衬底内之后，执行推进工艺将所 述衬底在110(TC退火至少1小时。
9.根据权利要求1所述的方法，其中，所述低压区形成有N阱和P阱， 所述P阱形成有低浓度N漂移区并且所述N阱形成有低浓度P漂移区。
全文摘要
本发明公开了一种半导体器件，更具体地说，一种高压半导体器件的制造方法。所述方法包括形成半导体衬底，其具有用于对准键的键区、用于低压器件的低压区、以及用于高压器件的高压区；在所述衬底上形成氧化物膜；在所述氧化物膜上形成绝缘膜。所述方法包括，在除去所述绝缘膜之后，在所述衬底的各区中形成多个浅沟槽隔离；在所述衬底和STI上形成氮化物层；通过将杂质离子注入所述高压区顺序形成多个阱和漂移区；并且通过将杂质离子注入所述低压区顺序形成多个阱和漂移区。由此即可简化片上系统的工艺。本发明能够简化高压半导体器件的制造工艺，提供具有高度可靠性的高压器件。
文档编号H01L21/822GK101170078SQ20071018142
公开日2008年4月30日 申请日期2007年10月25日 优先权日2006年10月27日
发明者崔容建 申请人:东部高科股份有限公司