专利名称：一种高迁移率cmos集成单元的制作方法
技术领域：
本发明涉及半导体集成技术领域，尤其涉及一种高迁移率CMOS集成单元。
背景技术：
半导体技术作为信息产业的核心和基础，被视为衡量一个国家科学技术进步和综合国力的重要标志。在过去的40多年中，以硅CMOS技术为基础的集成电路技术遵循摩尔定律通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度以及降低成本，集成电路的特征尺寸由微米尺度进化到纳米尺度。但是当MOS器件的栅长减小到90纳米后，栅氧化层的厚度将小于1. 2纳米，摩尔定律开始面临来自物理与技术方面的双重挑战。学术界与产业界普遍认为采用高迁移率沟道材料替代传统硅材料将是CMOS 技术的重要发展方向，其中锗与III-V族半导体沟道材料最有可能在近期实现大规模应用。锗的空穴迁移率高适合制备PM0SFET，而III-V族半导体材料的电子迁移率高适合制备NMOSFET，III-V族半导体材料中最具应用潜质的为铟镓砷材料，将铟镓砷NM0SFET和锗PM0SFET相结合的CMOS器件成为解决硅基CMOS遇到的问题有效途径。然而将铟镓砷 NMOSFET和锗PM0SFET平面集成已经成为当前研究的重点与难点。
发明内容
(一 )要解决的技术问题有鉴于此，本发明的主要目的在于提供一种高迁移率CMOS集成单元，以将铟镓砷 NMOSFET和锗PM0SFET平面集成到单晶硅衬底上，实现具有不同沟道材料且特性优异的集成CMOS器件。( 二 )技术方案为达到上述目的，本发明提供了一种高迁移率CMOS集成单元，该高迁移率CMOS集成单元包括单晶硅衬底、缓冲层、势垒层、P型轻掺杂铟镓砷单晶层、N型重掺杂铟镓砷单晶层、第一阻挡层、第二阻挡层、第一 N型重掺杂锗单晶层、第二 N型重掺杂锗单晶层、N型轻掺杂锗单晶层、P型重掺杂锗单晶层、第三N型重掺杂锗单晶层、铟镓砷NMOSFET栅氧化层、 铟镓砷NMOSFET栅金属层、铟镓砷NMOSFET栅侧墙、铟镓砷NMOSFET源漏引出电极、隔离区、 锗PM0SFET栅钝化层、锗PM0SFET栅氧化层、锗PM0SFET栅金属层、锗PM0SFET栅侧墙和锗 PM0SFET源漏引出电极，其中铟镓砷NMOSFET以所述P型轻掺杂铟镓砷单晶层为沟道和衬底材料；锗PM0SFET以所述N型轻掺杂锗单晶层为沟道和衬底材料；所述隔离区将所述铟镓砷NMOSFET和所述锗PM0SFET相隔离；所述单晶硅衬底位于所述高迁移率CMOS集成单元的底部；所述缓冲层叠置在所述单晶硅衬底之上；所述势垒层叠置在所述缓冲层之上；所述P 型轻掺杂铟镓砷单晶层叠置在所述势垒层之上。上述方案中，所述缓冲层用于过滤位错，释放应力，所述缓冲层是低温生长的砷化镓，其表面与所述势垒层材料的晶格相匹配，所述缓冲层厚度在1纳米至3微米之间；所述势垒层为砷化镓或铟镓磷的单晶层，铟镓磷中各原子数比值铟镓磷=0.5 0.5 1，所述势垒层的厚度在1纳米至2微米之间。上述方案中，所述P型轻掺杂铟镓砷单晶层和所述N型重掺杂铟镓砷单晶层中铟、 镓、砷原子数比值铟镓砷=X (I-X) 1，χ的取值范围可设置为0<x<0.6之间， 所述P型轻掺杂铟镓砷单晶层的厚度在1纳米至100纳米之间。上述方案中，所述第一阻挡层和所述第二阻挡层用于抑制其上下的锗单晶和铟镓砷单晶之间的互扩散掺杂效应，并改善所述铟镓砷NM0SFET栅介质层与沟道界面，减小界面态密度，同时所述第一阻挡层、所述P型轻掺杂铟镓砷单晶层和所述势垒层形成超晶格量子阱，有利于提高所述铟镓砷NM0SFET沟道电子迁移率；所述第一阻挡层和所述第二阻挡层为磷化铟、磷化镓、铟铝磷、铟镓磷、磷化铝或铝镓磷的单晶层，铟铝磷中各原子数比值铟铝磷=y (Ι-y) 1，y的取值范围可设置为0<y< 1之间，铟镓磷中各原子数比值铟镓磷=Z (1-z) 1，ζ的取值范围可设置为0< ζ < 1之间，铝镓磷中各原子数比值铟镓磷=a: (1-a) 1，a的取值范围设置为0<a< 1之间，所述第一阻挡层和所述第二阻挡层不同之处在于第一阻挡层为未掺杂单晶层，而所述第二阻挡层为N 型重掺杂，所述第一阻挡层和所述第二阻挡层的厚度在3埃至20纳米之间。上述方案中，所述铟镓砷NM0SFET的沟道和衬底为所述P型轻掺杂铟镓砷单晶层，P型轻掺杂元素为镁、铍、锌的一种或多种，所述铟镓砷NM0SFET的栅从下至上依次为所述第一阻挡层、所述铟镓砷NM0SFET栅氧化层和所述铟镓砷NM0SFET栅金属层，两侧为铟镓砷NM0SFET栅侧墙；所述第一阻挡层在所述P型轻掺杂铟镓砷单晶层之上，所述铟镓砷 NM0SFET栅氧化层为高介电常数的氧化物，这些氧化物包括铝基、锆基、铪基、钆基、镓基、 镧基、钽基氧化物，氧化物中的掺杂元素可以为铝、锆、铪、钆、镓、镧、钽、氮、磷，氧化物中掺杂元素的原子数量与总的金属元素的原子数量的比值=m (1-m)，m的取值范围可设置为0 < m < 1，所述铟镓砷NM0SFET栅氧化层的厚度在3埃至100纳米之间；所述铟镓砷 NM0SFET栅金属层为氮化钽、氮化钛、金、钛、镍、钼或铝的一层或以上多种金属材料层多层组合而成，所述铟镓砷NM0SFET栅侧墙为二氧化硅、氮化硅或氮氧硅。上述方案中，所述铟镓砷NM0SFET的源和漏从下至上依次为所述N型重掺杂铟镓砷单晶层、所述第二阻挡层、所述第二 N型重掺杂锗单晶层、所述第三N型重掺杂锗单晶层和所述铟镓砷NM0SFET源漏引出电极组成，其中所述N型重掺杂铟镓砷单晶层、所述第二阻挡层和所述第三N型重掺杂锗单晶层的掺杂浓度相同，所述第二 N型重掺杂锗单晶层的掺杂浓度为上述N型重掺杂铟镓砷单晶层掺杂浓度和所述第一 N型重掺杂锗单晶层的掺杂浓度之和，重掺杂元素为氮、磷、硫、硒、碲的一种或多种，所述铟镓砷NM0SFET源漏引出电极是镍、金、镍硅、钯、钛、铜、钼、锌、镉的一层或多层金属化而成，所述N型重掺杂铟镓砷单晶层的厚度在3埃至50纳米之间，上表面与所述P型轻掺杂铟镓砷单晶层在同一水平面。上述方案中，所述第一 N型重掺杂锗单晶层和所述第二 N型重掺杂锗单晶层的厚度相同，在3埃-50纳米之间；所述N型轻掺杂锗单晶层和所述第三N型重掺杂锗单晶层的厚度相同，在1纳米-200纳米之间，P型重掺杂锗单晶层的厚度小于所述N型轻掺杂锗单晶层的厚度。上述方案中，所述锗PM0SFET以所述N型轻掺杂锗单晶层为N型轻掺杂沟道和衬底材料，掺杂元素可以为氮、磷、硫、硒、碲的一种或多种。所述锗PM0SFET的栅从下至上依次为所述锗PM0SFET栅钝化层、所述锗PM0SFET栅氧化层和所述锗PM0SFET栅金属层，两侧为所述锗PM0SFET栅侧墙，所述锗PM0SFET栅钝化层可以为硅、锗氧氮、氧化硅、氮化铝、铝氧氮，钝化所述锗PM0SFET的沟道界面，减小界面态密度，厚度在3埃-50纳米之间，所述锗 PM0SFET栅氧化层可以为高介电常数的氧化物，包括铝基、锆基、铪基、钆基、镓基、镧基、钽基氧化物，氧化物中的掺杂元素可以为铝、锆、铪、钆、镓、镧、钽、氮、磷，氧化物中掺杂元素的原子数量与总的金属元素的原子数量的比值=η (Ι-η),η的取值范围可设置为0 < η < 1，所述锗PM0SFET栅氧化层的厚度在3埃-100纳米之间，所述锗PM0SFET栅金属层可以为氮化钽、氮化钛、金、钛、镍、钼或铝的一层或以上多种金属材料层多层金属化而成，所述锗PM0SFET栅侧墙可以为二氧化硅、氮化硅或氮氧硅。上述方案中，所述锗PM0SFET的源漏由所述P型重掺杂锗单晶层和所述锗PM0SFET 源漏引出电极组成，所述P型重掺杂锗单晶层中的掺杂元素可以为硼、镁、铍、铝、镓、锌的一种或多种；所述锗PM0SFET源漏引出电极和所述铟镓砷NM0SFET源漏引出电极相同，可以是镍、金、硅、钯、钛、铜、钼、锌、镉的一层或多层金属化引出而成。上述方案中，所述高迁移率CMOS集成单元中铟镓砷NM0SFET和锗PM0SFET由隔离区隔离开来。所述隔离区可以为二氧化硅、氮化硅或氮氧硅，所述隔离区的深度大于所述P 型轻掺杂铟镓砷单晶层、所述第一阻挡层、所述第一 N型重掺杂锗单晶层和所述N型轻掺杂锗单晶层的厚度之和。上述方案中，所述铟镓砷NM0SFET和所述锗PM0SFET集成在单晶硅衬底上，所述铟镓砷NM0SFET和锗PM0SFET的源和漏的上表面处在同一平面。上述方案中，所述铟镓砷NM0SFET的源和漏上表面比铟镓砷沟道上表面高，具有源漏提升的效果，源和漏从下至上依次由所述N型重掺杂铟镓砷单晶层、所述第二阻挡层、 所述第二 N型重掺杂锗单晶层和所述第三N型重掺杂锗单晶层构成。上述方案中，所述铟镓砷NM0SFET和所述锗PM0SFET的源漏上表面都为锗单晶层， 可以采用同种金属进行金属化引出，能够同时实现铟镓砷NM0SFET和锗PM0SFET源漏的金属化电极引出。上述方案中，所述第一 N型重掺杂锗单晶层在所述阻挡层和所述N型轻掺杂锗单晶层之间，用以防止锗PM0SFET的源漏、第一阻挡层、P型轻掺杂铟镓砷单晶层相通形成通路导致器件失效，所述第一 N型重掺杂锗单晶层的厚度在在3埃至50纳米之间。上述方案中，所述第一阻挡层、所述P型轻掺杂铟镓砷单晶层和所述势垒层形成超晶格量子阱，将载流子局限在所述P型轻掺杂铟镓砷单晶层沟道表面，减小散射，提高所述铟镓砷NM0SFET沟道电子迁移率。(三)有益效果从上述技术方案可以看出，本发明具有以下有益效果本发明提供的这种高迁移率CMOS集成单元，铟镓砷NM0SFET的源区和漏区与沟道不在同一水平面，具有源漏抬升的效果，有利于减小NM0SFET的源漏串联电阻，提高铟镓砷NM0SFET的特性。铟镓砷NM0SFET和锗PM0SFET的源漏的上表面处在同一平面，铟镓砷 NM0SFET和锗PM0SFET为平面集成，有利于CMOS集成技术后续工艺的展开。铟镓砷NM0SFET 和锗PM0SFET的源漏引出上表面都为锗单晶，可以采用同种金属化和同种金属进行引出， 可以同时实现铟镓砷NM0SFET和锗PM0SFET源漏的金属化和电极弓丨出，减少工艺步骤，降低成本。铟镓砷NM0SFET的栅介质由阻挡层和栅氧化物叠层组成，与直接将栅氧化物生长在沟道材料上相比，有阻挡层的栅介质能够有效降低沟道界面态密度，且阻挡层、P型轻掺杂铟镓砷单晶层、势垒层可以形成超晶格量子阱，减小沟道电子散射，提高电子迁移率。而且铟镓砷NM0SFET和锗PM0SFET是集成在单晶硅衬底和III-V族半导体材料上，该器件可以与传统硅基器件和III-V族器件集成在一起，实现多器件模块单片集成，降低功耗，提高性能。
图1为本发明所提供的高迁移率CMOS集成单元的结构示意图；其中，1为单晶硅衬底；2为缓冲层；3为势垒层；如为P型轻掺杂铟镓砷单晶层；4b为N型重掺杂铟镓砷单晶层Aa为第一阻挡层；5b为第二阻挡层；6a为第一 N型重掺杂锗单晶层；6b为第二 N型重掺杂锗单晶层；6c为N型轻掺杂锗单晶层；6d为P型重掺杂锗单晶层；6e为第三N型重掺杂锗单晶层；7为铟镓砷NM0SFET栅氧化层；8为铟镓砷NM0SFET栅金属层；9为铟镓砷 NM0SFET栅侧墙；10为铟镓砷NM0SFET源漏引出电极；11为隔离区；12为锗PM0SFET栅钝化层；13为锗PM0SFET栅氧化层；14为锗PM0SFET栅金属层；15为锗PM0SFET栅侧墙；16为锗PM0SFET源漏引出电极。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。本实施例具体描述本发明所提供的一种高迁移率CMOS集成单元。如图1所示，本发明所提供的高迁移率CMOS集成单元，所述高迁移率CMOS集成单元包括单晶硅衬底1、缓冲层2、势垒层3、P型轻掺杂铟镓砷单晶层4a、N型重掺杂铟镓砷单晶层4b、第一阻挡层fe、第二阻挡层恥、第一 N型重掺杂锗单晶层6a、第二 N型重掺杂锗单晶层6b、N型轻掺杂锗单晶层6c、P型重掺杂锗单晶层6d、第三N型重掺杂锗单晶层6e、 铟镓砷NM0SFET栅氧化层7、铟镓砷NM0SFET栅金属层8、铟镓砷NM0SFET栅侧墙9、铟镓砷 NM0SFET源漏引出电极10、隔离区11、锗PM0SFET栅钝化层12、锗PM0SFET栅氧化层13、锗 PM0SFET栅金属层14、锗PM0SFET栅侧墙15和锗PM0SFET源漏引出电极16。如图1所示，所述单晶硅衬底1位于所述高迁移率CMOS集成单元的底部；所述缓冲层2叠置在所述单晶硅衬底1上；所述势垒层3叠置在所述缓冲层2上；所述P型轻掺杂铟镓砷单晶层如叠置在所述势垒层3上。如图1所示，所述缓冲层2的作用在于过滤位错，释放应力，所述缓冲层可以是低温生长的砷化镓，其表面与势垒层材料的晶格相匹配，所述缓冲层厚度为1微米；所述势垒层3可以为砷化镓，所述势垒层3的厚度为1. 5微米；如图1，所述高迁移率CMOS集成单元中铟镓砷NM0SFET的沟道和衬底为所述P型轻掺杂铟镓砷单晶层如，掺杂元素为铍，掺杂浓度为5*1017cnT3，所述高迁移率CMOS集成单元中铟镓砷NM0SFET的栅从下至上依次为所述第一阻挡层fe、所述铟镓砷NM0SFET栅氧化层7和所述铟镓砷NM0SFET栅金属层8，两侧为所述铟镓砷NM0SFET栅侧墙9，所述第一阻挡层fe在所述P型轻掺杂铟镓砷单晶层如之上，所述铟镓砷NM0SFET栅氧化层7为氧化铝，所述氧化铝层的厚度为10纳米；所述铟镓砷NM0SFET栅金属层8为氮化钽，所述铟镓砷NM0SFET栅侧墙9为二氧化硅。如图1所示，所述高迁移率CMOS集成单元中铟镓砷NM0SFET的源和漏从下至上依次为所述N型重掺杂铟镓砷单晶层4b、所述第二阻挡层恥、所述第二 N型重掺杂锗单晶层 6b、所述第三N型重掺杂锗单晶层6e和所述铟镓砷NM0SFET源漏引出电极10组成，其中所述N型重掺杂铟镓砷单晶层4b、所述第二阻挡层恥和所述第三N型重掺杂锗单晶层6e的掺杂浓度基本相同，掺杂元素为硫，掺杂浓度为5*1019cm_3，所述第二N型重掺杂锗单晶层6b 的掺杂浓度为l*102°cm_3，掺杂元素磷和硫各占一半；所述铟镓砷NM0SFET源漏引出电极10 为镍，在金属化过程中，镍与锗反应生成锗化镍，形成欧姆接触；所述N型重掺杂铟镓砷单晶层4b的厚度为20纳米，所述N型重掺杂铟镓砷单晶层4b的上表面与所述P型轻掺杂铟镓砷单晶层如在同一水平面。如图1所示，所述P型轻掺杂铟镓砷单晶层如和所述N型重掺杂铟镓砷单晶层4b 中铟、镓、砷原子数比值铟镓砷=0.1 0.9 1，所述P型轻掺杂铟镓砷单晶层如的厚度为60纳米；所述第一阻挡层fe和所述第二阻挡层恥为铟镓磷单晶层，铝镓磷中各原子数比值铟镓磷=0.5 0.5 1，所述第一阻挡层如和所述第二阻挡层恥不同之处在于第一阻挡层fe为未掺杂，而所述第二阻挡层^SN型重掺杂，所述第一阻挡层fe和所述第二阻挡层恥的厚度为3纳米；所述第一 N型重掺杂锗单晶层6a和所述第二 N型重掺杂锗单晶层6b的厚度相同为20纳米，所述第一 N型重掺杂锗单晶层6a的掺杂元素为磷， 掺杂浓度为5*1019cm_3 ；所述N型轻掺杂锗单晶层6c和所述第三N型重掺杂锗单晶层6e的厚度相同为60纳米。如图1所示，所述高迁移率CMOS集成单元中锗PM0SFET以所述N型轻掺杂锗单晶层6c为沟道和衬底材料，掺杂元素为磷，掺杂浓度为5*1017cm_3。所述锗PM0SFET的栅从下至上依次为所述锗PM0SFET栅钝化层12、所述锗PM0SFET栅氧化层13和所述锗PM0SFET栅金属层14，两侧为所述锗PM0SFET栅侧墙15 ；所述锗PM0SFET栅钝化层12为锗氧氮，厚度为2纳米；所述锗PM0SFET栅氧化层13可以为氧化铝，所述锗PM0SFET栅氧化层13的厚度为10纳米；所述锗PM0SFET栅金属层14为氮化钛；所述锗PM0SFET栅侧墙15为二氧化硅。如图1所示，所述高迁移率CMOS集成单元中锗PM0SFET的源和漏由所述P型重掺杂锗单晶层6d和所述锗PM0SFET源漏引出电极16组成，所述P型重掺杂锗单晶层6d中的掺杂元素为硼，掺杂浓度为5*1019cm_3，所述锗PM0SFET源漏引出电极16和所述铟镓砷 NM0SFET源漏引出电极10相同也是镍，在制备过程中，镍与锗界面反应生成锗化镍，形成欧姆接触。如图1所示，所述高迁移率CMOS集成单元中所述铟镓砷NM0SFET和所述锗 PM0SFET由隔离区11隔离开来。所述隔离区11为二氧化硅，所述隔离区的深度为200纳米。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种高迁移率CMOS集成单元，其特征在于，该高迁移率CMOS集成单元包括单晶硅衬底、缓冲层、势垒层、P型轻掺杂铟镓砷单晶层、N型重掺杂铟镓砷单晶层、第一阻挡层、第二阻挡层、第一 N型重掺杂锗单晶层、第二 N型重掺杂锗单晶层、N型轻掺杂锗单晶层、P型重掺杂锗单晶层、第三N型重掺杂锗单晶层、铟镓砷NM0SFET栅氧化层、铟镓砷NM0SFET栅金属层、铟镓砷NM0SFET栅侧墙、铟镓砷NM0SFET源漏引出电极、隔离区、锗PM0SFET栅钝化层、锗PM0SFET栅氧化层、锗PM0SFET栅金属层、锗PM0SFET栅侧墙和锗PM0SFET源漏引出电极，其中铟镓砷NM0SFET以所述P型轻掺杂铟镓砷单晶层为沟道和衬底材料；锗PM0SFET 以所述N型轻掺杂锗单晶层为沟道和衬底材料；所述隔离区将所述铟镓砷NM0SFET和所述锗PM0SFET相隔离；所述单晶硅衬底位于所述高迁移率CMOS集成单元的底部；所述缓冲层叠置在所述单晶硅衬底之上；所述势垒层叠置在所述缓冲层之上；所述P型轻掺杂铟镓砷单晶层叠置在所述势垒层之上。
2.根据权利要求1所述的高迁移率CMOS集成单元，其特征在于，所述缓冲层用于过滤位错，释放应力，所述缓冲层是低温生长的砷化镓，其表面与所述势垒层材料的晶格相匹配，所述缓冲层厚度在1纳米至3微米之间；所述势垒层为砷化镓或铟镓磷的单晶层，铟镓磷中各原子数比值铟镓磷=0.5 0.5 1，所述势垒层的厚度在1纳米至2微米之间。
3.根据权利要求1所述的高迁移率CMOS集成单元，其特征在于，所述第一阻挡层和所述第二阻挡层的用于抑制其上下的锗单晶和铟镓砷单晶之间的互扩散掺杂效应，并改善所述铟镓砷NM0SFET栅介质层与沟道界面，减小界面态密度，同时所述第一阻挡层、所述P型轻掺杂铟镓砷单晶层和所述势垒层形成超晶格量子阱，有利于提高所述铟镓砷NM0SFET沟道电子迁移率；所述第一阻挡层和所述第二阻挡层为磷化铟、磷化镓、铟铝磷、铟镓磷、磷化铝或铝镓磷的单晶层，铟铝磷中各原子数比值铟铝磷=y (Ι-y) 1，y的取值范围可设置为0<y<l之间，铟镓磷中各原子数比值铟镓磷=Z (1-z) l，z的取值范围可设置为0 < ζ < 1之间，铝镓磷中各原子数比值铟镓磷=a (Ι-a) 1，a的取值范围设置为0 < a < 1之间，所述第一阻挡层和所述第二阻挡层不同之处在于第一阻挡层为未掺杂单晶层，而所述第二阻挡层为N型重掺杂，所述第一阻挡层和所述第二阻挡层的厚度在3埃至20纳米之间。
4.根据权利要求1所述的高迁移率CMOS集成单元，其特征在于，所述铟镓砷NM0SFET 的源和漏上表面比铟镓砷沟道上表面高，具有源漏提升的效果，所述铟镓砷NM0SFET的源和漏从下至上依次为所述N型重掺杂铟镓砷单晶层、所述第二阻挡层、所述第二 N型重掺杂锗单晶层、所述第三N型重掺杂锗单晶层和所述铟镓砷NM0SFET源漏引出电极组成。
5.根据权利要求1所述的高迁移率CMOS集成单元，其特征在于，所述铟镓砷NM0SFET 和所述锗PM0SFET集成在单晶硅衬底上，所述铟镓砷NM0SFET和锗PM0SFET的源和漏的上表面处在同一平面。
6.根据权利要求1所述的高迁移率CMOS集成单元，其特征在于，所述铟镓砷NM0SFET 和所述锗PM0SFET的源漏上表面都为锗单晶层，可以采用同种金属进行金属化引出，能够同时实现铟镓砷NM0SFET和锗PM0SFET源漏的金属化电极引出。
7.根据权利要求1所述的高迁移率CMOS集成单元，其特征在于，所述第一N型重掺杂锗单晶层在所述阻挡层和所述N型轻掺杂锗单晶层之间，用以防止锗PM0SFET的源漏、第一阻挡层、P型轻掺杂铟镓砷单晶层相通形成通路导致器件失效，所述第一 N型重掺杂锗单晶层的厚度在在3埃至50纳米之间。
8.根据权利要求1所述的高迁移率CMOS集成单元，其特征在于，所述隔离区的深度大于所述P型轻掺杂铟镓砷单晶层、所述第一阻挡层、所述第一 N型重掺杂锗单晶层和所述N 型轻掺杂锗单晶层的厚度之和。
9.根据权利要求1所述的高迁移率CMOS集成单元，其特征在于，所述第一阻挡层、所述P型轻掺杂铟镓砷单晶层和所述势垒层形成超晶格量子阱，将载流子局限在所述P型轻掺杂铟镓砷单晶层沟道表面，减小散射，提高所述铟镓砷NM0SFET沟道电子迁移率。
全文摘要
本发明公开了一种高迁移率CMOS集成单元，属于半导体集成技术领域。该高迁移率CMOS集成单元将高电子迁移率的铟镓砷NMOSFET和高空穴迁移率的锗PMOSFET平面集成在单晶硅衬底上，可以实现具有不同沟道材料且特性优异的集成CMOS器件，具有取代传统硅基CMOS器件的潜力，在后摩尔时代具有实际的应用价值。该CMOS集成单元还可以与传统硅基器件和III-V族化合物半导体器件等器件集成在一起，实现多功能模块单片集成，降低功耗，提高性能。
文档编号H01L29/06GK102544009SQ20101057851
公开日2012年7月4日 申请日期2010年12月8日 优先权日2010年12月8日
发明者刘洪刚, 孙兵 申请人:中国科学院微电子研究所