高电子迁移率晶体管和存储器芯片的制作方法

本发明涉及半导体技术领域，具体而言，涉及一种高电子迁移率晶体管和一种存储器芯片。

背景技术：

在相关技术中，随着半导体制造技术的发展，具有低功耗和高速高通特性的功率器件成为主流研究方向。

gan(氮化镓)是第三代宽禁带半导体材料，具有大禁带宽度(3.4ev)、高电子饱和速率(2e7cm/s)、高击穿电场(1e10--3e10v/cm)、较高的热导率、耐腐蚀和抗辐射性能，并且在高压、高频、高温、大功率和抗辐照环境条件下具有较强的优势，因而被认为是研究短波光电子器件和高压高频率大功率器件的最佳材料。

具体地，algan(氮化镓铝)/gan异质结处形成高浓度、高迁移率的二维电子气(2deg，two-dimensionalelectrongas)，同时异质结对2deg具有良好的调节作用，gan基algan/gan高迁移率晶体管是功率器件中的研究热点。

但是，gan材料和非掺杂本征材料的使用，使得具有低导通电阻的hemt(hightelectronmobilitytransistor，高电子迁移率晶体管)器件较难获得，而对于大功率高频器件，界面缺陷严重影响高电子迁移率晶体管的可靠性。

因此，如何设计一种新的高电子迁移率晶体管以提高器件可靠性成为目前亟待解决的技术问题。

技术实现要素：

本发明正是基于上述问题，提出了一种新的高电子迁移率晶体管的技 术方案，通过在氮化镓铝和电极结构(栅极电极、源极电极和漏极电极之间)设置氧化层，降低了氮化镓铝的界面缺陷，降低了表面漏电流，提高了高电子迁移率晶体管的可靠性。

有鉴于此，本发明提出了一种高电子迁移率晶体管，包括：基底；氮化镓层和氮化镓铝层，所述氮化镓层的一侧复合于所述基底的表层，所述氮化镓层的另一侧复合于所述氮化镓铝层的底部；氧化层，复合于所述氮化镓铝层的顶层，所述氧化层设置有至少三个贯通的接触孔；电极，所述电极包括漏极电极、栅极电极和源极电极，所述漏极电极、所述栅极电极和所述源极电极分别设置于对应的所述至少三个贯通的接触孔中对应的接触孔中。

在该技术方案中，通过在氮化镓铝和电极结构(栅极电极、源极电极和漏极电极之间)设置氧化层，降低了氮化镓铝的界面缺陷，降低了表面漏电流，提高了高电子迁移率晶体管的可靠性。

在上述技术方案中，优选的，所述源极电极包括第一钛-铝-钛-氮化钛复合层。

在上述技术方案中，优选的，所述漏极电极包括第二钛-铝-钛-氮化钛复合层，所述源极电极和所述漏极电极是分离的。

在上述技术方案中，优选的，所述栅极电极包括：镍-金复合层，所述栅极电极和所述源极电极是分离的，所述栅极电极和所述漏极电极是分离的。

在上述技术方案中，优选的，所述氧化层包括：第一氧化硅层，所述第一氧化硅层包括正硅酸乙酯层。

在该技术方案中，通过设置第一氧化硅层包括正硅酸乙酯层，由于正硅酸乙酯层的致密性和可靠性，进一步地保证了高电子迁移率晶体管的耐压特性。

在上述技术方案中，优选的，所述氧化层还包括：氧化铝层，所述氧化铝层复合于所述第一氮化硅层的顶层。

在该技术方案中，通过在氧化层中设置氧化铝层，降低了氮化铝层和氮化硅层之间的应力，更进一步地提升了高电子迁移率晶体管的可靠性。

在上述技术方案中，优选的，所述氮化镓铝层包括本征氮化镓铝结构层。

在上述技术方案中，优选的，还包括：隔离层，复合于所述氧化层和所述电极的顶层。

在该技术方案中，通过在氧化层和电极的顶层设置隔离层，在提升器件可靠性的前提下，降低了空间电磁信号对高电子迁移率晶体管的干扰。

在上述技术方案中，优选的，所述隔离层包括第二氧化硅层和/或第二氮化硅层。

根据本发明的第二方面，提出了一种存储器芯片，包括：如上述任一项技术方案所述的高电子迁移率晶体管。

通过以上技术方案，通过将栅极电极和源极电极接触，消除了栅极和源极之间的间距，有效地减小了高电子迁移率晶体管的导通电阻和功耗，提高了高电子迁移率晶体管的可靠性。

附图说明

图1示出了根据本发明的实施例的高电子迁移率晶体管的剖面示意图；

图2示出了根据本发明的实施例的存储器芯片的示意框图。

具体实施方式

为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。

图1示出了根据本发明的一个实施例的高电子迁移率晶体管的结构示意图。

如图1所示，根据本发明的实施例的高电子迁移率晶体管100，包 括：基底1；氮化镓层2和氮化镓铝层3，所述氮化镓层2的一侧复合于所述基底1的表层，所述氮化镓层2的另一侧复合于所述氮化镓铝层3的底部；氧化层4，复合于所述氮化镓铝层3的顶层，所述氧化层4设置有至少三个贯通的接触孔；电极，所述电极包括漏极51电极、栅极52电极和源极53电极，所述漏极51电极、所述栅极52电极和所述源极53电极分别设置于对应的所述至少三个贯通的接触孔中对应的接触孔中。

在该技术方案中，通过在氮化镓铝3和电极结构(栅极52电极、源极53电极和漏极51电极之间)设置氧化层4，降低了氮化镓铝3的界面缺陷，降低了表面漏电流，提高了高电子迁移率晶体管的可靠性。

其中，高电子迁移率晶体管100在施加电载荷后，氮化镓层2和氮化镓铝层3之间极化诱生二维电子气7，其具有高浓度和高迁移率特性，在提高器件可靠性的同时，保证了高电子迁移率晶体管100的制作工艺兼容于cmos(complementarymetal-oxide-semiconductortransistor，补偿金属氧化半导体晶体管)工艺，从而降低了是制造成本。

在上述技术方案中，优选的，所述源极电极53包括第一钛-铝-钛-氮化钛复合层。

在上述技术方案中，优选的，所述漏极电极51包括第二钛-铝-钛-氮化钛复合层，所述源极电极53和所述漏极电极51是分离的。

在上述技术方案中，优选的，所述栅极电极52包括：镍-金复合层，所述栅极电极52和所述源极电极53是分离的，所述栅极电极52和所述漏极电极51是分离的。

在上述技术方案中，优选的，所述氧化层4包括：第一氧化硅层，所述第一氧化硅层包括正硅酸乙酯层。

在该技术方案中，通过设置第一氧化硅层包括正硅酸乙酯层，由于正硅酸乙酯层的致密性和可靠性，进一步地保证了高电子迁移率晶体管100的耐压特性。

在上述技术方案中，优选的，所述氧化层4还包括：氧化铝层，所述氧化铝层复合于所述第一氮化硅层的顶层。

在该技术方案中，通过在氧化层中设置氧化铝层，降低了氮化铝层和 氮化硅层之间的应力，更进一步地提升了高电子迁移率晶体管100的可靠性。

在上述技术方案中，优选的，所述氮化镓铝层3包括本征氮化镓铝结构层。

在上述技术方案中，优选的，还包括：隔离层6，复合于所述氧化层4和所述电极的顶层。

在该技术方案中，通过在氧化层4和电极的顶层设置隔离层6，在提升器件可靠性的前提下，降低了空间电磁信号对高电子迁移率晶体管100的干扰。

在上述技术方案中，优选的，所述隔离层包括第二氧化硅层和/或第二氮化硅层。

图2示出了根据本发明的实施例的存储器芯片的示意框图。

如图2所示，根据本发明的实施例的存储器芯片200，包括：如上述任一项技术方案所述的高电子迁移率晶体管100。

以上结合附图详细说明了本发明的技术方案，考虑到相关技术中提出的如何设计一种新的高电子迁移率晶体管以降低导通电阻的技术问题，本发明提出了一种新的高电子迁移率晶体管的技术方案，通过在氮化镓铝和电极结构(栅极电极、源极电极和漏极电极之间)设置氧化层，降低了氮化镓铝的界面缺陷，降低了表面漏电流，提高了高电子迁移率晶体管的可靠性。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。