高电子迁移率晶体管和存储器芯片的制作方法

本发明涉及半导体技术领域，具体而言，涉及一种高电子迁移率晶体管和一种存储器芯片。

背景技术：

在相关技术中，随着半导体制造技术的发展，具有低功耗和高速高通特性的功率器件成为主流研究方向。

gan(氮化镓)是第三代宽禁带半导体材料，具有大禁带宽度(3.4ev)、高电子饱和速率(2e7cm/s)、高击穿电场(1e10--3e10v/cm)、较高的热导率、耐腐蚀和抗辐射性能，并且在高压、高频、高温、大功率和抗辐照环境条件下具有较强的优势，因而被认为是研究短波光电子器件和高压高频率大功率器件的最佳材料。

具体地，algan(氮化镓铝)/gan异质结处形成高浓度、高迁移率的二维电子气(2deg，two-dimensionalelectrongas)，同时异质结对2deg具有良好的调节作用，gan基algan/gan高迁移率晶体管是功率器件中的研究热点。

但是，gan材料和非掺杂本征材料的使用，由于其界面态导致器件存在严重的反向漏电，这严重影响高电子迁移率晶体管的可靠性。

因此，如何设计一种新的高电子迁移率晶体管以改善界面态成为目前亟待解决的技术问题。

技术实现要素：

本发明正是基于上述问题，提出了一种新的高电子迁移率晶体管的技术方案，通过在高电子迁移率晶体管中，改善了高电子迁移率晶体管的界面态，有效地降低了上述晶体管的反向漏电流，同时提升了上述晶体管的 可靠性。

有鉴于此，本发明提出了一种高电子迁移率晶体管，包括：基底；氮化镓层和氮化镓铝层，所述氮化镓层的一侧复合于所述基底的表层，所述氮化镓层的另一侧复合于所述氮化镓铝层的底部；介质层，复合于所述氮化镓铝层的顶层，所述介质层设置有至少两个贯通的接触孔；电极，所述电极包括漏极电极、栅极电极和源极电极，所述漏极电极和所述上述源极电极分别设置于对应的所述至少两个贯通的接触孔中对应的接触孔中，其中，所述介质层包括金属氧化层和/或无机氧化层，所述无机氧化层包括第一氧化硅层。

在该技术方案中，通过在形成氮化镓层和氮化镓铝层后，复合形成有介质层，上述介质层为高k材料，也即具有高的容电特性和绝缘特性，改善了高电子迁移率晶体管的界面态，有效地降低了上述晶体管的反向漏电流，同时提升了上述晶体管的可靠性。

在上述技术方案中，优选的，所述金属氧化层包括：氧化铪层、氧化锆层、氧化钛层、氧化铝层和氧化铊层中的至少一种。

在该技术方案中，通过设置金属氧化层包括氧化铪层、氧化锆层、氧化钛层、氧化铝层和氧化铊层中的至少一种，提供了改善界面态的多种实施方案，上述金属氧化物具有高的容电特性和绝缘特性。

在上述技术方案中，优选的，所述第一氮化硅层复合于所述金属氧化层和所述氮化镓铝层之间。

在该技术方案中，通过设置第一氮化硅层复合于金属氧化层和氮化镓铝层之间，保证了高电子迁移率晶体管的耐压特性，减小了反向漏电。

在上述技术方案中，优选的，所述无机氧化层还包括：第一氧化硅层，所述第一氧化硅层复合于所述第一氮化硅层和所述金属氧化层之间。

在该技术方案中，通过设置介质层包括第一氧化硅层，在保证了高电子迁移率晶体管的耐压特性的同时，降低了介质层的制造成本，提高了制作过程的工艺兼容性。

在上述技术方案中，优选的，所述第一氧化硅层包括正硅酸乙酯层。

在该技术方案中，通过设置第一氧化硅层包括正硅酸乙酯层，由于正 硅酸乙酯层的致密性和可靠性，进一步地保证了高电子迁移率晶体管的耐压特性。

在上述技术方案中，优选的，所述氮化镓铝层包括本征氮化镓铝结构层。

在上述技术方案中，优选的，还包括：隔离层，复合于所述介质层和所述电极的顶层。

在该技术方案中，通过在绝缘层和电极的顶层设置隔离层，在提升器件可靠性的前提下，降低了空间电磁信号对高电子迁移率晶体管的干扰。

在上述技术方案中，优选的，所述隔离层包括第二氧化硅层和/或第二氮化硅层。

在上述技术方案中，优选的，所述基底包括本征硅层。

根据本发明的第二方面，提出了一种存储器芯片，包括：如上述任一项技术方案中所述的高电子迁移率晶体管。

通过以上技术方案，通过在形成氮化镓层和氮化镓铝层后，复合形成有介质层，上述介质层为高k材料，也即具有高的容电特性和绝缘特性，改善了高电子迁移率晶体管的界面态，有效地降低了上述晶体管的反向漏电流，同时提升了上述晶体管的可靠性。

附图说明

图1至图3示出了根据本发明的实施例的高电子迁移率晶体管的结构示意图；

图4示出了根据本发明的实施例的存储器芯片的示意框图。

具体实施方式

为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明 的保护范围并不受下面公开的具体实施例的限制。

下面结合图1至图4，对根据本发明的实施例的高电子迁移率晶体管进行具体说明。

如图1至图3所示，根据本发明的实施例的高电子迁移率晶体管100，包括：基底1；氮化镓层2和氮化镓铝层3，所述氮化镓层2的一侧复合于所述基底1的表层，所述氮化镓层2的另一侧复合于所述氮化镓铝层3的底部；介质层，复合于所述氮化镓铝层3的顶层，所述介质层设置有至少两个贯通的接触孔；电极，所述电极包括漏极53电极、栅极52电极和源极52电极，所述漏极53电极和所述上述源极52电极分别设置于对应的所述至少两个贯通的接触孔中对应的接触孔中，其中，所述介质层包括金属氧化层43和/或无机氧化层，所述无机氧化层包括第一氧化硅层42。

在该技术方案中，通过在形成氮化镓层2和氮化镓铝层3后，复合形成有介质层，上述介质层为高k材料，也即具有高的容电特性和绝缘特性，改善了高电子迁移率晶体管100的界面态，有效地降低了上述晶体管的反向漏电流，同时提升了上述晶体管的可靠性。

其中，高电子迁移率晶体管100在施加电载荷后，氮化镓层2和氮化镓铝层3之间极化诱生二维电子气7，其具有高浓度和高迁移率特性，在提高器件可靠性的同时，保证了高电子迁移率晶体管100的制作工艺兼容于cmos(complementarymetal-oxide-semiconductortransistor，补偿金属氧化半导体晶体管)工艺，从而降低了是造成成本。

实施例一：

如图1所示，介质层从下到上依次包括第一氮化硅层41和高k金属氧化层43。

实施例二：

如图2所示，介质层从下到上依次包括第一氮化硅层41、第一氧化硅层42和高k金属氧化层43。

实施例三：

如图3所示，介质层仅包括第一氧化硅层42，其中第一氧化硅层42 也属于高k化合物，同样可以保证高电子迁移率晶体管100的耐压特性，同时，减小了制造难度和薄膜应力。

在上述技术方案中，优选的，所述金属氧化层43包括：氧化铪层、氧化锆层、氧化钛层、氧化铝层和氧化铊层中的至少一种。

在该技术方案中，通过设置金属氧化层43包括氧化铪层、氧化锆层、氧化钛层、氧化铝层和氧化铊层中的至少一种，提供了改善界面态的多种实施方案，上述金属氧化物具有高的容电特性和绝缘特性。

在上述技术方案中，优选的，所述无机氧化层还包括：第一氮化硅层41，所述第一氮化硅层41复合于所述金属氧化层43和所述氮化镓铝层3之间。

在该技术方案中，通过设置第一氮化硅层41复合于金属氧化层43和氮化镓铝层3之间，保证了高电子迁移率晶体管100的耐压特性，减小了反向漏电。

在上述技术方案中，所述第一氧化硅层42复合于所述第一氮化硅层41和所述金属氧化层43之间。

在该技术方案中，通过设置介质层包括第一氧化硅层42，在保证了高电子迁移率晶体管100的耐压特性的同时，降低了介质层的制造成本，提高了制作过程的工艺兼容性。

在上述技术方案中，优选的，所述第一氧化硅层42包括正硅酸乙酯层。

在该技术方案中，通过设置第一氧化硅层42包括正硅酸乙酯层，由于正硅酸乙酯层的致密性和可靠性，进一步地保证了高电子迁移率晶体管100的耐压特性。

在上述技术方案中，优选的，所述氮化镓铝层3包括本征氮化镓铝结构层。

在上述技术方案中，优选的，还包括：隔离层6，复合于所述介质层和所述电极的顶层。

在该技术方案中，通过在绝缘层和电极的顶层设置隔离层6，在提升器件可靠性的前提下，降低了空间电磁信号对高电子迁移率晶体管100的 干扰。

在上述技术方案中，优选的，所述隔离层6包括第二氧化硅层和/或第二氮化硅层。

在上述技术方案中，优选的，所述基底1包括本征硅层。

图4示出了根据本发明的实施例的存储器芯片的示意框图。

如图4所示，根据本发明的实施例的存储器芯片400，包括：如上述任一项技术方案中所述的高电子迁移率晶体管100。

以上结合附图详细说明了本发明的技术方案，考虑到相关技术中提出的如何设计一种新的高电子迁移率晶体管的技术方案，本发明提出了一种新的高电子迁移率晶体管的技术方案，通过优化器件结构，降低了器件表面的缺陷密度，极大的减小了反向漏电，改善了器件的性能。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。