内容可寻址存储器芯片的制作方法

文档序号:11459450
内容可寻址存储器芯片的制造方法与工艺

相关申请的交叉引用

2012年3月27日提交的包括说明书、附图和摘要的日本专利申请No.2012-071700的公开的全部内容通过引用合并于此。



背景技术:

本申请涉及内容可寻址存储器芯片(或内容可寻址存储器器件)。

在内容可寻址存储器芯片(或内容可寻址存储器器件)中,过去已经知道了允许具有小误差的高速搜索的配置。

在专利文献1(公开的日本未审专利申请No.Hei 07(1995)-282587)中,对内容可寻址存储器(CAM)电路的匹配线进行分层,并且将第一层的匹配线31的信号存储在锁存电路306、307和308中。使用锁存电路306、307和308的信号51,在第一层的匹配线31的预充电时段期间使第二层的匹配线34放电。在第一层的匹配线31的放电时段期间对第二层的匹配线34进行预充电。

专利文献2(公开的日本未审专利申请No.2009-26350)公开的半导体器件101包括第一控制线ML1,其中,基于第一存储器电路CM1中的存储数据的信号出现;第一特性调整电路CL1,调整在第一控制线ML1中出现的信号的读取特性;第二控制线MLT,其中,基于第二存储器电路CM1T中的存储数据的信号出现;第二特性调整电路CLT,调整对第二控制线MLT中出现的信号的读取特性;以及控制信号生成电路11,基于第二特性调整电路CLT的调整结果来生成控制信号。第一特性调整电路CL1基于该控制信号来调整对第一控制线ML1中出现的信号的读取特性,并且将与供应到第一存储器电路CM1不同的电源电压供应到第二存储器电路CM1T。

在由专利文献3(公开的日本未审专利申请No.Hei07(1995)-14391)公开的半导体存储器器件中,在位列方向上将所采用的存储矩阵划分成总共四个存储器矩阵子块,诸如由字存储器MW1a-MW128a组成的第一存储器矩阵子块。每个存储器矩阵子块根据相应的使能时序信号Sea-SEd而在搜索时间中具有偏移时序。因此,在搜索时间中的峰值电流被分散,并且峰值最大电流被降低。

(专利文献1)公开的日本未审专利申请No.Hei 07(1995)-282587

(专利文献2)公开的日本未审专利申请No.2009-26350

(专利文献3)公开的日本未审专利申请No.Hei 07(1995)-14391



技术实现要素:

然而,专利文献1公开的器件的配置复杂并且需要许多元件。例如,在专利文献1中,需要偏压生成电路以生成偏压。在专利文献2中,调谐电路等的配置复杂。在专利文献3中,有必要通过采用延迟电路来生成多个激活信号以便于分散消耗电流,因此处理是复杂的。

根据本发明的一个实施例,匹配放大器根据匹配线的电压来确定搜索数据与存储器阵列的条目(entry)中的内容可寻址存储器单元中的存储数据的一致或不一致。匹配放大器包括一个或多个NMOS晶体管以及一个或多个PMOS晶体管。匹配放大器对于匹配线的电压的输入具有死区,并且具有在匹配放大器中不存在贯通电流的特性。

根据本发明中的一个实施例,能够执行具有小误差的高速搜索。

附图说明

图1是图示内容可寻址存储器的基本配置的示图;

图2是图示CAM单元的配置的示图;

图3是图示根据实施例1的CAM单元阵列和匹配放大器的配置的示图;

图4是图示匹配放大器第一部件11[m]的配置的示图;

图5是图示匹配放大器中间部件12[m]的配置的示图;

图6是图示匹配放大器最后部件13[m]的配置的图;

图7是图示根据实施例1的第一级NAND电路21_A的死区的说明性示图;

图8是图示死区的模拟结果的示图;

图9是图示根据第一级NAND电路21_A和21_B的死区的效果的示图;

图10是图示仅当匹配线ML1[m]或匹配线ML2[m]在第一半时中未命中(不一致)而所有匹配线在第二半中都命中(一致)时的连续搜索操作中的波形的示图;

图11是图示仅当匹配线ML3[m]或匹配线ML4[m]在第一半中未命中(不一致)而所有匹配线在第二半中都命中(一致)时的连续搜索操作中的波形的示图;

图12是图示根据实施例1的修改示例1的CAM单元阵列和匹配放大器的配置的示图;

图13是根据实施例1的修改示例2的第一级NAND电路21_A的死区的说明性示图;

图14是图示对第二级NOR电路的输入的逻辑阈值和死区的示图;

图15是图示由于噪声或其他因素而导致匹配放大器激活信号的激活时序提前并且输出接近“L”电平的中间电位的情况的示图;

图16是图示根据实施例1的修改示例4的CAM单元阵列和匹配放大器的配置的示图;

图17是根据实施例2的CAM单元阵列和匹配放大器的配置的示图;

图18是图示根据实施例2的修改示例1的CAM单元阵列和匹配放大器的配置的示图;

图19是图示根据实施例3的CAM单元阵列和匹配放大器的配置的示图;

图20是图示匹配放大器第一部件81[m]的配置的示图;

图21是图示匹配放大器中间部件82[m]的配置的示图;

图22是图示根据实施例3的空(dummy)搜索操作中的波形的图;

图23是图示实施例3中的每个操作中的电源电压的振荡的说明性示图;

图24是图示根据实施例3的修改示例1的CAM单元阵列和匹配放大器的配置的示图;

图25是图示匹配放大器第一部件61[m]的配置的示图;

图26是图示匹配放大器中间部件62[m]的配置的示图;

图27是图示根据实施例3的修改示例2的匹配放大器第一部件491[m]的配置的示图;

图28是图示根据实施例3的修改示例2的匹配放大器中间部件492[m]的配置的示图;

图29是图示根据实施例3的修改示例3的匹配放大器第一部件的配置的示图;

图30是图示根据实施例3的修改示例3的匹配放大器中间部件的配置的示图;

图31是图示时序控制电路78的配置的示图;

图32是实施例4的时序图;

图33是图示实施例4中的每个操作中的电源电压的振荡的说明性示图;

图34是图示时序控制电路88的配置的示图;

图35是实施例5的时序图;

图36是图示根据实施例6的耦合到输出数据布线的负载容量的说明性示图;

图37是图示根据实施例6的修改示例1的耦合到输出数据布线的负载容量的说明性示图;以及

图38是图示CAM单元的修改示例的配置的示图。

详细描述

在下文中,将参考附图,详细地说明本发明的实施例。

[实施例1]

(内容可寻址存储器的整体配置)图1图示了内容可寻址存储器(CAM)芯片的基本配置。

CAM单元阵列507由以矩阵布置的CAM单元组成。CAM单元阵列507的每个行称为条目。每个条目与地址解码器505和优先编码器511的地址相对应。针对每个条目提供每个条目的多个存储器单元所耦合到的匹配线。

地址/数据缓冲器502通过引脚PN1来从外部接收地址和数据。

指令缓冲器503通过引脚PN2从外部接收指令。时钟缓冲器504通过引脚PN3接收时钟信号。

地址解码器505解码输入的地址并且指定CAM单元阵列507中的行。

读出放大器506对从CAM单元阵列中读取的数据进行放大。搜索线驱动器509将输入的搜索数据(称为地址密钥)传送到所有条目。

匹配放大器区508向每个条目提供匹配放大器。匹配放大器检测地址密钥与该条目中存储的数据一致或不一致。

当对于一个条目得到一致时,优先编码器511输出该条目的地址,并且当对于多个条目得到一致时,优先编码器511输出条目地址中最小的地址。

搜索输出缓冲器512通过引脚PN4将从优先编码器511输出的地址输出到外部。

(CAM单元的配置)图2图示了CAM单元的配置。

如图2中所示,CAM单元601包括SRAM351、搜索部件352和屏蔽晶体管N100。

SRAM351存储二进制“L”和“H”中的一个。搜索部件352包括搜索晶体管N51-N54。搜索晶体管N51-N54采用具有高Vth(HVth)的NMOS,以便于减轻截止状态的漏电流。在本说明书的下述描述中,中间值Vth(MVth)指通用MOS晶体管的阈值。HVth是高于MVth的阈值。低Vth(LVth)是低于MVth的阈值。在本说明书中,假定MOS晶体管的阈值为MVth,除非另外说明。

搜索晶体管N54的栅极耦合到指示搜索数据的搜索线SL。

搜索晶体管N52的栅极耦合到指示搜索数据的搜索线/SL。

当搜索线SL位于“H”电平并且搜索晶体管N53的输入栅极位于“H”电平时,或者当搜索线/SL位于“H”电平并且搜索晶体管N51的输入栅极位于“H”电平时,使预先已经预充电到匹配线ML的高电位放电为地电位VSS。

屏蔽晶体管N100借助于屏蔽信号MASK而具有屏蔽搜索的功能。即,当屏蔽信号MASK位于“L”电平时,不论搜索线SL和/SL的电平以及位线BL和/BL的电平如何,匹配线ML的放电都不会发生。

(一个条目的配置)图3图示了根据实施例1的CAM单元阵列和匹配放大器的配置。

在图3中,图1中图示的CAM单元阵列507和匹配线ML被划分成四个块,块1-块4。因此,一个匹配线被划分成四个匹配线ML1[m]-ML4[m]。

与图1相比,匹配放大器第一部件11[m]被配置为在块1和块2之间的确定电路。

与图1相比,匹配放大器中间部件12[m]被配置为在块3和块4之间的确定电路。在块4之后,匹配放大器最后部件13[m]被配置为输出电路。

匹配放大器第一部件11[m]接收由块1和块2中的条目[m]的搜索而改变的匹配线ML1[m]和ML2[m]的电压,并且将指示块1的条目[m]和块2的条目[m]二者一致的电压输出到内部数据布线MAOUT0[m]。

内部数据布线MAOUT0[m]经由块2和块3耦合到匹配放大器中间部件12[m]。

匹配放大器中间部件12[m]接收由块3和块4中的条目[m]的搜索而改变的匹配线ML3[m]和ML4[m]的电压、以及内部数据布线MAOUT0[m]的电压,并且将指示块1的条目[m]至块4的条目[m]都一致的电压输出到内部数据布线MAOUT1[m]。

内部数据布线MAOUT1[m]经由块4耦合到匹配放大器最后部件13[m]。

匹配放大器最后部件13[m]接收内部数据布线MAOUT1[m]的电压,并且根据预锁存信号MALAT和输出锁存信号MALAT_SYNC来将匹配放大器输出信号输出到输出数据布线MAOUTN。

(匹配放大器第一部件、匹配放大器中间部件以及匹配放大器最后部件的配置)图4图示了匹配放大器第一部件11[m]的配置。

匹配放大器第一部件11[m]包括PMOS晶体管198和199、第一级NAND电路21_A和21_B、第二级NOR电路22以及缓冲器部件BF1。

在VDD电源和耦合到匹配线ML1[m]的节点ND1之间提供PMOS晶体管199,并且具有接收预充电信号MLPRE_N的栅极。在VDD电源和耦合到匹配线ML2[m]的节点ND2之间提供PMOS晶体管198,并且具有接收预充电信号MLPRE_N的栅极。

第一级NAND电路21_A包括PMOS晶体管PMOS1和195以及NMOS晶体管NMOS1和NMOS2。

在VDD电源和节点la之间提供PMOS晶体管PMOS1,并且具有耦合到节点ND1的栅极。

在VDD电源和节点1a之间提供PMOS晶体管195,并且具有耦合到接收匹配放大器激活信号MAE的节点ND5的栅极。

NMOS晶体管NMOS1和NMOS2串联地耦合在节点1a和地之间。NMOS晶体管NMOS1的栅极耦合到节点ND1,并且NMOS晶体管NMOS2的栅极耦合到节点ND5。还优选将NMOS晶体管NMOS1的栅极输入耦合到节点ND5并且将NMOS晶体管NMOS2的栅极输入耦合到节点ND1。

第一级NAND电路21_B包括PMOS晶体管PMOS2和193以及NMOS晶体管NMOS3和NMOS4。

在VDD电源和节点1b之间提供PMOS晶体管PMOS2,并且具有耦合到节点ND2的栅极。

在VDD电源和节点1b之间提供PMOS晶体管193,并且具有耦合到接收匹配放大器激活信号MAE的节点ND5的栅极。

NMOS晶体管NMOS3和NMOS4串联地耦合在在节点1b和地之间。NMOS晶体管NMOS3的栅极耦合到节点ND5,并且NMOS晶体管NMOS4的栅极耦合到节点ND2。还优选将NMOS晶体管NMOS3的栅极输入耦合到节点ND2并且将NMOS晶体管NMOS4的栅极输入耦合到节点ND5。

NMOS晶体管NMOS1、NMOS2、NMOS3和NMOS4是HVth NMOS晶体管。PMOS晶体管PMOS1和PMOS2是LVth PMOS晶体管。

第二级NOR电路22包括PMOS晶体管PMOS3和PMOS4,并且NMOS晶体管NMOS5和NMOS6。

PMOS晶体管PMOS3和PMOS4串联地设置在VDD电源和节点2a之间。PMOS晶体管PMOS3的栅极耦合到节点1a,并且PMOS晶体管PMOS4的栅极耦合到节点1b。

在节点2a和地之间并联地提供NMOS晶体管NMOS5和NMOS6。NMOS晶体管NMOS5的栅极耦合到节点1a,并且NMOS晶体管NMOS6的栅极耦合到节点1b。

缓冲器部件BF1包括两级反相器197和198。缓冲器部件BF1对作为第二级NOR电路22的输出的节点2a的电压进行缓冲,并且经由内部数据布线MAOUT0[m]将其输出到匹配放大器中间部件12[m]。

当节点2a位于“L”电平时,缓冲器部件BF1将内部数据布线MAOUT0[m]设置为“L”电平,并且当节点2a位于“H”电平时,将内部数据布线MAOUT1[m]设置为“H”电平。

图5图示了匹配放大器中间部件12[m]的配置。匹配放大器中间部件12[m]包括PMOS晶体管198和199、第一级NAND电路23_A和23_B、第二级NOR电路24和缓冲器部件BF2。

PMOS晶体管199被设置在VDD电源和耦合到匹配线ML3[m]的节点ND1之间,并且具有接收预充电信号MLPRE_N的栅极。PMOS晶体管198被设置在VDD电源和耦合到匹配线ML4[m]的节点ND2之间,并且具有接收预充电信号MLPRE_N的栅极。

第一级NAND电路23_A包括PMOS晶体管PMOS1和195以及NMOS晶体管NMOS1和NMOS2。

PMOS晶体管PMOS1被设置在VDD电源和节点1c之间,并且具有耦合到节点ND1的栅极。

PMOS晶体管195被设置在VDD电源和节点1c之间,并且具有耦合到接收匹配放大器激活信号MAE的节点ND5的栅极。

NMOS晶体管NMOS1和NMOS2串联地耦合在节点1c和地之间。将NMOS晶体管NMOS1的栅极耦合到节点ND1,并且将NMOS晶体管NMOS2的栅极耦合到节点ND5。还优选地,将NMOS晶体管NMOS1的栅极输入耦合到节点ND5,并且将NMOS晶体管NMOS2的栅极输入耦合到节点ND1。

第一级NAND电路23_B包括PMOS晶体管PMOS2和193以及NMOS晶体管NMOS3和NMOS4。

PMOS晶体管PMOS2被设置在VDD电源和节点1d之间,并且具有耦合到节点ND2的栅极。

PMOS晶体管193被设置在VDD电源和节点1d之间,并且具有耦合到接收匹配放大器激活信号MAE的节点ND5的栅极。

NMOS晶体管NMOS3和NMOS4串联地耦合在节点1d和地之间。将NMOS晶体管NMOS3的栅极耦合到节点ND5,并且将NMOS晶体管NMOS4的栅极耦合到节点ND2。还优选地,将NMOS晶体管NMOS3的栅极输入耦合到节点ND2,并且将NMOS晶体管NMOS4的栅极输入耦合到节点ND5。

NMOS晶体管NMOS1、NMOS2、NMOS3和NMOS4是HVth NMOS晶体管。PMOS晶体管PMOS1和PMOS2是LVth PMOS晶体管。

第二级NOR电路24包括PMOS晶体管PMOS3和PMOS4以及NMOS晶体管NMOS5和NMOS6。

PMOS晶体管PMOS3和PMOS4被串联地设置在VDD电源和节点2b之间。PMOS晶体管PMOS3的栅极耦合到节点1c,并且PMOS晶体管PMOS4的栅极耦合到节点1d。

NMOS晶体管NMOS5和NMOS6并联设置在节点2b和地之间。NMOS晶体管NMOS5的栅极耦合到节点1c,并且NMOS晶体管NMOS6的栅极耦合到节点1d。

缓冲器部件BF2包括NAND电路191和反相器196。缓冲器部件BF2缓冲作为第二级NOR电路24的输出的节点2b的电压,并且经由内部数据布线MAOUT1[m]将其输出到匹配放大器最后部件13[m]。

当内部数据布线MAOUT0[m]位于“L”电平时,不论节点2b的电压电平如何,缓冲器部件BF2都将内部数据布线MAOUT1[m]设置为“L”电平。当内部数据布线MAOUT0[m]位于“H”电平时并且当节点2b位于“L”电平时,缓冲器部件BF2将内部数据布线MAOUT1[m]设置为“L”电平,并且当内部数据布线MAOUT0[m]位于“H”电平时并且当节点2b位于“H”电平时,将内部数据布线MAOUT1[m]设置为“H”电平。

图6图示了匹配放大器最后部件13[m]的配置。匹配放大器最后部件13[m]包括预锁存121和输出锁存122。

预锁存121根据预锁存信号MALAT来接收内部数据布线MAOUT1[m]的数据,并且输出预锁存数据。

输出锁存122根据输出锁存信号MALAT_SYNC来接收由预锁存121输出的预锁存数据,并且将匹配放大器输出信号输出到输出数据布线MAOUTN[m]以将其供应到图1中所示的优先编码器511。

(死区)下文解释在NMOS晶体管NMOS1和NMOS2被形成为具有Hvth并且PMOS晶体管PMOS1被形成为具有LVth的情况下,在以下描述的第一条件下的逻辑阈值和死区。这里,NMOS晶体管NMOS1和NMOS2以及PMOS晶体管PMOS1构成图4中所示的第一级NAND电路21_A。下文将描述的特性等同地适用于图4中所示的第一级NAND电路21_B以及在图5中所示的第一级NAND电路23_A和23_B。这里,第一条件是指电源电压VDD位于下限(约0.7V)并且温度为低(-40℃)的条件。

图7是图示根据实施例1的在图4中所示的第一级NAND电路21_A的死区的说明性示图。在下文中给出的说明对于图4中所示的第一级NAND电路21_B以及图5中所示的第一级NAND电路23_A和23_B也适用。

图7中用实线(a)包围的部分图示了在由MVth MOS晶体管形成PMOS晶体管PMOS1以及NMOS晶体管NMOS1和NMOS2的情况下的逻辑阈值。假定PMOS晶体管195的逻辑阈值在下述情况下总是MVth。

在该情况下,PMOS晶体管PMOS1的逻辑阈值TH4低于NMOS晶体管NMOS1和NMOS2的逻辑阈值TH2。因此,当匹配线ML的电压电平位于阈值TH1和TH4之间时,PMOS晶体管PMOS1、NMOS晶体管NMOS1以及NMOS晶体管NMOS2同时设置成导通,并且贯通电流流动。

图7中用实线(b)包围的部分图示了在PMOS晶体管PMOS1由MVth MOS晶体管形成并且NMOS晶体管NMOS1和NMOS2由HVth MOS晶体管形成的情况下的逻辑阈值。

在该情况下,NMOS晶体管NMOS1和NMOS2的逻辑阈值TH1高于NAND电路21_A中的PMOS晶体管PMOS1和195的逻辑阈值TH4。

因此,产生了PMOS晶体管PMOS1、NMOS晶体管NMOS1以及NMOS晶体管NMOS2中的任何一个都没有被设置成导通的死区。因此,在匹配线ML的电压的任何电平都能够防止贯通电流流动。

图7中的实线(c)包围的部分图示了在由HVth MOS晶体管形成NMOS晶体管NMOS1和NMOS晶体管NMOS2并且由LVth MOS晶体管形成PMOS晶体管PMOS1的情况下的逻辑阈值,如在本实施例的修改示例中采用的配置。

在该情况下,LVth PMOS晶体管PMOS1的逻辑阈值TH3高于由图7中的实线(b)包围的部分中的MVth PMOS晶体管PMOS1的逻辑阈值TH2。即,在该情况下,PMOS晶体管PMOS1的逻辑阈值TH3高于构成内容可寻址存储器芯片的通用PMOS晶体管的阈值。然而,如在由图7中的实线(b)包围的部分的情况,NMOS晶体管NMOS1和NMOS2的逻辑阈值TH1高于PMOS晶体管PMOS1的逻辑阈值TH3。

因此,在比图7中的实线(b)包围的部分更窄的电平范围中,产生PMOS晶体管PMOS1、NMOS晶体管NMOS1和NMOS晶体管NMOS2中的任何一个都没有设置成导通的死区。因此,在匹配线ML的电压的任何电平处都能防止贯通电流流动。

由于在当前情况下已经形成为具有LVth的PMOS晶体管PMOS1的逻辑阈值TH3变高,所以当由于一个比特的未命中等而导致匹配线ML的电压电平下降时,能够更快速地读出未命中(不一致)。

(模拟)图8图示了死区的模拟结果。

图8图示了在图4所示的第一级NAND电路21_A和21_B中对于针对NMOS晶体管NMOS1、NMOS2、NMOS3和NMOS4采用HVth NMOS并且针对PMOS晶体管PMOS1和PMOS2采用LVth PMOS晶体管的情况,当VDD被设置在下限电压(0.7V)时并且当温度和工艺角参数被改变时,匹配放大器的逻辑阈值TH1和TH3。逻辑阈值TH1是HVth NMOS晶体管NMOS1、NMOS2、NMOS3和NMOS4的逻辑阈值,如在图7中所示的实线(c)包围的部分中所解释的。逻辑阈值TH3是LVth PMOS晶体管PMOS1和PMOS2的逻辑阈值,如在图7中所示的实线(c)包围的部分中解释的。

工艺角参数是指NMOS晶体管NMOS1-NMOS4以及PMOS晶体管PMOS1和PMOS2的处理性能,并且在此示为有关NMOS晶体管和PMOS晶体管的快和慢的组合。示出了温度的两个极值40℃和125℃。如图8所示,通过用线连接两个端值能够在一定程度上估计在两个极值间的任意温度的死区的状态。

如图8所示,在高温条件下,死区变窄,然而,可以看出在所有条件下,逻辑阈值TH1高于逻辑阈值TH3并且产生死区。

(死区的效果)图9图示了根据图4中所示的第一级NAND电路21_A和21_B的死区的效果。

图9图示了在图4中所示的匹配放大器第一部件的第一级NAND电路21_A和21_B中针对NMOS晶体管NMOS1、NMOS2、NMOS3和NMOS采用HVth NMOS晶体管并且针对对PMOS晶体管PMOS1和PMOS2采用LVth PMOS的情况,在一个比特未命中时的操作。这还适用于图5中所示的匹配放大器中间部件。

如图9所示,在一个比特未命中时,匹配线MLn[m]缓慢下降。具体地,在图2中所示的搜索晶体管N51-N54处理性能慢,存在随着漏电流Id减少的局部变化,温度低并且VDD最小的条件下,那么,漏电流Id变得相当小,并且匹配线MLn[m]的下降速度变得相当慢。

当针对NMOS晶体管NMOS1、NMOS2、NMOS3和NMOS4并且针对PMOS晶体管PMOS1和PMOS2采用MVth MOS晶体管时,难以激活匹配放大器激活信号MAE,直到匹配线MLn[m]变得小于逻辑阈值TH0。这是因为当被激活时,生成无效数据并且消耗电流增加。关于PMOS1、NMOS和NMOS2或PMOS2、NMOS3以及NMOS4,当匹配线MLn[m]位于中间电位并且位于阈值TH1和TH4之间时,如在图7中的实线(a)包围的部分的说明中,将这些晶体管同时设置成导通,并且贯通电流流动,生成导致电路故障的电源噪声。

与此相比,当针对NMOS晶体管NMOS1、NMOS2、NMOS3和NMOS4采用HVth NMOS晶体管,并且针对PMOS晶体管PMOS1和PMOS2采用LVth PMOS晶体管时,能够将激活匹配放大器激活信号MAE的时序提前到当匹配线MLn[m]变得小于逻辑阈值TH1时的时间。因此,特别是在命中(一致)的情况下,能够提高存取速度,从而能够提前该时序以检索内部数据MAOUT1[m]并且将内部数据MAOUT1[m]锁存到图6中所示的匹配放大器最后部件的预锁存121。因此,能够获得在搜索操作频率上的整体提高。当匹配放大器激活信号MAE出现时,匹配线MLn[m]在逻辑阈值TH1和TH3之间。因此,由于该死区而不生成无效数据,并且没有贯通电流流动。

(整体操作)图10图示了仅当在第一半中匹配线ML1[m]或匹配线ML2[m]未命中(不一致)并且第二半中所有匹配线均命中(一致)时的连续搜索操作中的波形。

在第一半中时,内部数据布线MAOUT0[m]和MAOUT1[m]不改变,保持处于“L”。因此,与在未命中时发生的匹配线的充放电相比,内部数据布线的充电和放电不发生,除非当前一搜索已经命中“一致”并且锁存该状态时的预锁存121、输出锁存122和输出数据布线MAUTN。即使条目的大约80个比特的所有CAM单元均不一致,内部数据布线的操作也与当前情况相同。

在第二半中时,在通过匹配放大器激活信号MAE的上升沿触发的情况下,图3中所示的匹配放大器第一部件11[m]和匹配放大器中间部件12[m]读出匹配线ML[1]-ML[4]的“H”电平(一致),并且内部数据布线MAOUT0[m]和MAOUT1[m]均从“L”电平变成“H”电平。此后,在通过匹配放大器激活信号MAE的下降沿触发的情况下,内部数据布线MAOUT0[m]和MAOUT1[m]均从“H”电平改变成“L”电平。

在通过预锁存信号MALAT的下降触发的情况下,将内部数据布线MAOUT1[m]的数据传送到图6中所示的预锁存121,并且预锁存121锁存接收到的数据。此后,在通过输出锁存信号MALAT_SYNC的下降触发的情况下,将在预锁存121中锁存的数据传送到输出锁存122,并且输出锁存122将所接收到的数据输出到输出数据布线MAOUTN[m]。

因此,在命中(一致)的情况下的搜索中,内部数据布线MAOUT0[m]和MAOUT1[m]的充电和放电发生,但是匹配线的放电不会发生。该模拟已经揭示了这些内部数据布线的充电和放电电流大约是匹配线的充电和放电电流的50%。在稍后要描述的空搜索功能中,利用该充电和放电电流。

在图10中,在匹配放大器激活信号MAE升高之后,使预锁存信号MALAT的下降沿具体地相对于匹配放大器激活信号MAE的上升沿延迟命中(一致)的存取时间,直到内部数据布线MAOUT1[m]的信号反向。即,在命中(一致)的搜索结果经由内部数据布线MAOUT1[m]到达图6中所示的预锁存121之后,将预锁存121的时钟控制反相器32设置成导通,以将数据容纳在预锁存121中。因此,可以防止无效数据的传播,即,可以防止备用的未命中(不一致)的状态在命中(一致)传播之前传播到预锁存电路。因此,能够避免由于在预锁存电路的后一级中配置的内部数据布线的过度充电和放电而导致的功耗。

由于在图10的左半部分中类似地延迟预锁存信号MALAT,所以未命中(不一致)和命中(一致)的预锁存的存取时间几乎相同。

图11图示了仅当在第一半中匹配线ML3[m]或匹配线ML4[m]未命中(不一致)并且在第二半中所有匹配线均命中(一致)时的连续搜索操作中的波形。

在前一半中时,在通过匹配放大器激活信号MAE的上升沿触发的情况下,内部数据布线MAOUT0[m]从“L”电平改变成“H”电平,反映了ML1[m]和ML2[m]均部分命中(一致)的事实。此后,在通过匹配放大器激活信号MAE的下降沿触发的情况下,MAOUT0[m]从“H”电平改变成“L”电平。因此,充电和放电发生直至内部数据布线MAOUT0[m]。由于匹配线ML3[m]或ML4[m]处于未命中(不一致)的状态中,所以不反相内部数据布线MAOUT1[m]并且保持“L”电平;因此,在MAOUT1[m]中不生成充电和放电电流。

后半部分的操作与图10中的相同。如上所述,根据本实施例,匹配放大器具有匹配线ML的电压的输入的死区,并且具有在匹配放大器中没有贯通电流存在的属性。因此,能够提前激活匹配放大器激活信号MAE的时序,并且能够通过缩短搜索操作周期来提高搜索操作频率。

[实施例1的修改示例1]

图12图示了根据实施例1的修改示例1的CAM单元阵列和匹配放大器的配置。

在修改示例1中,为了改善命中时的存取速度,将匹配放大器最后部件13[m]配置在匹配放大器中间部件12[m]之后。因此,能够缩短内部数据布线MAOUT1[m]的长度,导致匹配放大器最后部件13[m]的存取速度的提高。

图3和图12图示了将CAM单元阵列507和匹配线ML划分成四个块的示例。然而,该划分不限于四块。

当分成六块时,仅有必要在第五块和第六块之间配置另外的匹配放大器中间部件12[m]并且将输出内部数据布线耦合到匹配放大器最后部件。可以通过将由在第三块和第四块之间配置的匹配放大器中间部件12[m]输出的内部数据布线耦合到在第五块和第六块之间配置的另外的匹配放大器中间部件12[m]的内部数据布线来实现。即使匹配线分成八块或十块时,也能够采用类似的配置和耦合。

在上述情况下,匹配放大器最后部件可以被配置在最后匹配放大器中间部件之后,或可以被配置在最后块之后。

通常,当将CAM单元阵列和匹配线被分成第一至第2n块(n为自然数)时,匹配放大器包括第一至第n确定电路(匹配放大器第一部件和匹配放大器中间部件)以及锁存和输出第n确定电路的输出的锁存电路(匹配放大器最后部件)。

对于每个条目提供串联耦合第一至第n确定电路和锁存电路的内部数据布线。在第(2i-1)块和第2i块之间配置第i确定电路(1≤i≤n)。

第i确定电路(1≤i≤n)包括分别从第(2i-1)块的匹配线和第2i块的匹配线馈送的第一和第二NAND电路、以及逻辑电路(包括NOR电路和缓冲器部件),该逻辑电路执行第一和第二NAND电路的输出以及通过内部数据布线传送的前一级中的确定电路的输出的逻辑运算,并且将逻辑运算结果输出到内部数据布线。在第2n块的相邻侧中的任何一个处配置锁存电路。

[实施例1的修改示例2]

在修改示例2中,解释了在组成图4中所示的第一级NAND电路21_A的晶体管中,使NMOS晶体管NMOS1形成为具有HVth并且使PMOS晶体管PMOS1形成为具有LVth的情况下的逻辑阈值和死区。即,假定在本修改示例中,NMOS晶体管NMOS2采用MVth MOS晶体管。在此给出的说明同样地适用于图4中所示的第一级NAND电路21_B以及图5中所示的第一级NAND电路23_A和23_B。

图13是图示根据实施例1的修改示例2的第一级NAND电路21_A的死区的说明性示图。

图13中用实线(a)包围的部分图示了在由MVth MOS晶体管形成PMOS晶体管PMOS1以及NMOS晶体管NMOS1和NMOS2的情况下的逻辑阈值。

在该情况下,PMOS晶体管PMOS1的逻辑阈值TH4高于NMOS晶体管NMOS1和NMOS2的逻辑阈值TH2。当匹配线ML的电压电平位于阈值TH1和TH4之间时,PMOS晶体管PMOS1、NMOS晶体管NMOS1以及NMOS晶体管NMOS2同时设置成导通,并且贯通电流流动。

图13中用实线(b)包围的部分图示了在PMOS晶体管PMOS1由MVth MOS晶体管形成并且NMOS晶体管NMOS1由HVth MOS晶体管形成的情况下的逻辑阈值。

即使在这种情况下,如在图7中的实线(b)包围的部分的情况,NMOS晶体管NMOS1和NMOS2的逻辑阈值TH5高于PMOS晶体管PMOS1的逻辑阈值TH2。

因此,在本修改示例中,产生了PMOS晶体管PMOS1、NMOS晶体管NMOS1以及NMOS晶体管NMOS2中的任何一个都没有设置成导通的死区。因此,在匹配线ML的电压的任何电平处都能防止贯通电流流动。

图13中的实线(c)包围的部分图示了仅在由HVth MOS晶体管形成NMOS晶体管NMOS1并且由LVth MOS晶体管形成PMOS晶体管PMOS1的情况下的逻辑阈值。

即使在该情况下,LVth PMOS晶体管PMOS1的逻辑阈值TH3高于由图13中的实线(b)包围的部分中的MVth PMOS晶体管PMOS1的逻辑阈值TH2。如在图13中的实线(b)包围的部分的情况,NMOS晶体管NMOS1和NMOS2的逻辑阈值TH5高于PMOS晶体管PMOS1的逻辑阈值TH3。

因此,如在图13所示的实线(b)包围的部分的情况,产生了PMOS晶体管PMOS1、NMOS晶体管NMOS1和NMOS晶体管NMOS2中的任何一个都没有被设置成导通的死区。因此,在匹配线ML的电压的任何电平处都可以防止贯通电流流动。由于仅NMOS晶体管NMOS1形成为具有HVth,所以两级NMOS晶体管NMOS1和NMOS2的逻辑阈值为低,并且死区的宽度很窄。然而,因为存在死区,所以不论匹配线的电平如何,都没有贯通电流流动。

即使由于在以低频的命中(一致)搜索操作的情况下,由于搜索晶体管的漏电流的截止状态泄漏电流而导致匹配线的电平下降,与两级NMOS晶体管NMOS1(HVth)和NMOS2(HVth)相比,逻辑阈值也更低;因此,在匹配线的电平达到逻辑阈值TH5之前需要时间,并且可以提高数据保持时间。

在将匹配线输入到NMOS晶体管NMOS1和NMOS2中的NMOS晶体管NMOS2的情况下,NMOS晶体管NMOS被形成为具有HVth。通过这样做,当匹配线位于中间电位时,能够防止贯通电流流动。

当由于一个比特的未命中等而导致匹配线ML的电平的下降慢时,由于PMOS晶体管PMOS1的增加的逻辑阈值TH3已经形成为具有LVth,因此能够更快速地读出未命中(不一致)。

[实施例1的修改示例3]

图14图示了第二级NOR电路的输入的逻辑阈值和死区。

图14中用实线(a)包围的部分图示了在由MVth MOS晶体管形成所有的NMOS晶体管NMOS5、NMOS晶体管NMOS6、PMOS晶体管PMOS3和PMOS晶体管PMOS4的情况下的逻辑阈值。

在该情况下,PMOS晶体管PMOS3和PMOS4的逻辑阈值TH8高于NMOS晶体管NMOS5和NMOS6的逻辑阈值TH7。当第二级NOR电路的输入电压电平位于阈值TH7和TH8之间时,PMOS晶体管PMOS1和PMOS4以及NMOS晶体管NMOS5以及NMOS6同时设置成导通,并且贯通电流流动。

图14中用实线(b)包围的部分图示了在NMOS晶体管NMOS5和NMOS6由MVth MOS晶体管形成并且PMOS晶体管PMOS3和PMOS晶体管PMOS4由HVth MOS晶体管形成的情况下的逻辑阈值。

在该情况下,PMOS晶体管PMOS3和PMOS4的逻辑阈值TH9低于PMOS晶体管NMOS5和NMOS6的逻辑阈值TH7。

因此,产生了PMOS晶体管PMOS3和PMOS4以及NMOS晶体管NMOS5和NMOS6没有同时设置成导通的死区。因此,在输入到NOR电路的电压的任何电平处都可以防止贯通电流流动。

图15图示了在图4中所示的匹配放大器第一部件中由于电源噪声和其他因素而导致提前匹配放大器激活信号MAE的激活时序并且第一级NAND输出接近“L”电平的中间电位的情况。这还适用于图5中所示的匹配放大器中间部件。

在本示例中,如由图14的实线(a)包围的部分中所示,假定由MVth MOS晶体管形成NMOS晶体管NMOS5和NMOS6以及PMOS晶体管PMOS3和PMOS4。即使在该情况下,如下文所示,操作正常。

在匹配线MLn[m]的电平稍微高于第一级NAND电路21_A或21_B的逻辑阈值“H”时,激活匹配放大器激活信号MAE。因此,作为第一级NAND电路21_A或21_B的输出的节点1a或节点1b下降。然而,因为匹配线MLn[m]的电平正好稍微超过第一级NAND电路21_A或21_B的逻辑阈值“H”,所以下降的梯度此时变得比较慢。正好在此之后,匹配线MLn[m]到达第一级NAND电路的死区。因此,作为第一级NAND电路21_A或21_B的输出的节点1a或节点2b下降停止。如图15中所示,作为第一级NAND电路21_A或21_B的输出的节点1a或节点2b的弱无效数据的“L”电平没有达到第二级NOR电路22的低逻辑阈值。由此,第二级NOR电路22可以防止无效数据的生成。以该方式,因为第二级NOR电路22的输入的逻辑阈值低,所以存在不易于生成无效数据的优点。

如图14中的实线(b)包围的部分中所示,通过使第二级NOR电路22的PMOS3和PMOS4形成为具有逻辑阈值HVth,能够进一步降低输入的逻辑阈值“L”,并且能够实现更抵制生成无效数据的电路配置。即使通过使第二级NOR电路22的PMOS3和PMOS4中的一个形成为具有逻辑阈值HVth并且使另一个形成为具有逻辑阈值MVth,第二级NOR电路22的输入的逻辑阈值变低,特别是在易于生成无效数据的VDD的最小值处;因此,即使在当前情况下也能获得一些效果。

[实施例1的修改示例4]

图16图示了根据实施例1的修改示例4的CAM单元阵列和匹配放大器的配置。

在本修改示例中,将CAM单元阵列507和匹配线ML分成三块,块1-块3。因此,将一个匹配线分成三个匹配线ML1[m]-ML3[m]。

匹配放大器第一部件111[m]被配置在块1和块2之间。

匹配放大器中间部件112[m]被配置在块3之后。在匹配放大器中间部件112[m]之后,配置匹配放大器最后部件13[m]。

匹配放大器第一部件111[m]接收已经通过块1和块2中的条目[m]的搜索而改变的匹配线ML1[m]和ML2[m]的电压,并且将指示块1的条目[m]和块2的条目[m]同时一致的电压输出到内部数据布线MAOUT0[m]。

内部数据布线MAOUT0[m]经由块2和块3耦合到匹配放大器中间部件112[m]。

匹配放大器中间部件112[m]接收已经通过块3的条目[m]的搜索而改变的匹配线ML3[m]的电压以及内部数据布线MAOUT0[m]的电压,并且将指示块1的条目[m]至块3的条目[m]同时一致的电压输出到内部数据布线MAOUT1[m]。

内部数据布线MAOUT1[m]耦合到匹配放大器最后部件13[m]。匹配放大器最后部件13[m]接收内部数据布线MAOUT1[m]的电压,并且根据预锁存信号MALAT和输出锁存信号MALAT_SYNC,将匹配放大器输出信号输出到输出数据布线MAOUTN。

如图4中所示的匹配放大器第一部件11[m]的情况,图16中所示的匹配放大器第一部件111[m]包括PMOS晶体管198和199、第一级NAND电路21_A和21_B以及第二级NOR电路22。匹配放大器第一部件111[m]进一步包括缓冲器部件BF11。

如图5中所示的匹配放大器中间部件12[m]的情况,图16中所示的匹配放大器中间部件112[m]包括PMOS晶体管199和第一级NAND电路23_A。匹配放大器中间部件112[m]进一步包括用于在输入MAOUT0[m]时调整数据极性的反相器203。

与图5中所示的匹配放大器中间部件112[m]不同,图16中所示的匹配放大器中间部件112[m]不包括PMOS晶体管198和第一级NAND电路23_B。图5中所示的匹配放大器中间部件12[m]的缓冲器部件BF12的NAND191已经被改变成缓冲器部件BF12的反相器201,如下文所述。

图16中所示的匹配放大器中间部件112[m]进一步包括第二级NOR电路241和缓冲器部件BF12。

图16中所示的第二级NOR电路241与图4中所示的匹配放大器中间部件12[m]的第二级NOR电路24的不同之处在于,其一个输入耦合到第一级NAND电路23_A的输出,并且另一输入耦合到反相器203的输出,并且接收反相内部数据布线MAOUT0[m]。第二级NOR电路241对这两个输入的“或非”进行运算,并且将结果输出到缓冲器部件BF12。

与图4中所示的匹配放大器中间部件12[m]的缓冲器部件BF2不同,图16中所示的缓冲器部件BF12包括两级反相器201和196。缓冲器部件BF12将从第二级NOR电路241输入的数据输出到内部数据布线MAOUT1。

图16中所示的匹配放大器最后部件13[m]与图6中所示的匹配放大器最后部件13[m]相同。

通常,当将CAM单元阵列和匹配线被划分成第一至第(2n+1)块(n为自然数)时,匹配放大器包括第一确定电路(匹配放大器第一部件,与图4相同)、第二确定电路至第n确定电路(匹配放大器中间部件,与图5相同)、第(n+1)确定电路(与图16中所示的匹配放大器中间部件112[m])以及锁存和输出第(n+1)确定电路的输出的锁存电路(与图16中所示的匹配放大器最后部件13[m]相同)。

对于每个条目提供串联耦合第一至第(n+1)确定电路和锁存电路的内部数据布线。

第i确定电路(1≤i≤n)被配置在第(2i-1)块和第2i块之间。第i确定电路(1≤i≤n)包括分别从第(2i-1)块的匹配线和第2i块的匹配线馈送的第一和第二NAND电路以及逻辑电路,该逻辑电路执行对第一和第二NAND电路的输出与通过内部数据布线传送的前一级中的确定电路的输出的逻辑运算,并且将逻辑运算结果输出到内部数据布线。

在(2n+1)块的相邻侧中的任何一个处配置第(n+1)确定电路。第(n+1)确定电路包括对其输入第(2n+1)块的匹配线(2n+1)的NAND电路、以及逻辑电路(NOR电路和缓冲器部件),该逻辑电路执行通过内部数据布线传送的前一级中的第n确定电路的输出的逻辑运算,并且将结果输出到匹配放大器最后部件。匹配放大器最后部件被配置在第(n+1)确定电路或第(2n+1)块之后。

(效果)与过去的时钟反相器型匹配放大器和交叉耦合匹配放大器相比,根据本实施例的匹配放大器具有更少数目的控制信号;因此,能够减小控制信号的充电和放电电流。例如,在图3中,存在匹配放大器激活信号MAE的两个信号线、匹配线预充电信号MLPRE_N的两个信号线、预锁存信号MATLAT及其反相信号的两个信号线以及输出锁存信号MALAT_SYNC及其反相信号的两个信号线,总共达8个信号线。假定将匹配线划分成多个部分,控制信号的总数相对小。信号系统的数目也小(即,仅需要四个系统MAE、MLPRE_N、MALAT和MALAT_SYNC)的事实使得易于以高频生成信号。

由“L”表达匹配放大器激活信号MAE未激活与由“L”表达未命中(不一致)是相同的逻辑。因此,能够通过使用未命中(不一致)的状态来保持匹配放大器的内部的未激活状态。即,当激活匹配放大器以执行读出时并且当搜索结果为未命中(不一致)时,因为它们与处于备用状态中相同,所以不使匹配放大器的内部电路和内部数据布线反相;因此,充电和放电不会发生,除非在控制信号布线中。

当从正好配置在预锁存前的未命中状态中的内部数据布线MAOUT[m]存取时,未命中(不一致)时的存取是充分的。因此,存取距离非常短,并且可以以高速执行存取。在未命中情况下的存取时间等于从MALAT信号的下降沿直到由已经处于未命中状态的内部数据布线MAOUT1[m]反相预锁存为止的时间。

当搜索结果为命中(一致)时,在匹配线位于“H”电平并且匹配放大器激活信号MAE的激活处于“H”电平的状态触发的情况下,将每个第一级NAND电路的输出从“H”电平反相为“L”电平。然后,使从第二级NOR电路中的每个到预锁存的所有内部数据布线反相。即,当搜索结果为命中(一致)时,存取时间变为最大。然而,在匹配放大器激活信号MAE的激活开始时,匹配线保持相当高的“H”电平;因此,能够使足够的漏电流流入输入匹配线的第一级NAND电路的HVth NMOS晶体管,因此,存取比较快。

在过去的时钟反相器型匹配放大器中,在搜索晶体管在处理性能慢、由于局部变化而导致漏电流小并且漏电流在低温和最小VDD时减小的条件下,在一个比特的未命中搜索时匹配线电平的下降很慢。因此,有必要延迟匹配放大器激活信号MAE的激活直到搜索线下降到读出在1个比特的未命中搜索中变得可能的“L”电平并且还下降到没有贯通电流流动的电平。与之相比,在根据本实施例的匹配放大器中,由HVth晶体管形成NMOS晶体管,并且因此,第一级NAND电路的逻辑阈值“H”高,并且产生死区,防止贯通电流流动。因此,能够使MAE的激活提前到匹配线的电平下降并且达到第一级NAND电路的死区的比较高的电平的时序附近。相应地,对搜索操作的命中(一致)存取比较快。

通常,搜索晶体管采用HVth NMOS晶体管以便于减轻截止状态漏电流。因此,能够将采用HVth NMOS晶体管的第一级NAND电路的属性调整为基于HVth NMOS晶体管的处理性能或基于温度条件的属性。具体地,当搜索晶体管由于处理性能慢、最小VDD和低温而具有小的漏电流时,并且当由于一个比特的未命中而导致的匹配线电平的下降慢时,能够使第一级NAND电路在相同的条件下扩大死区,并且防止贯通电流流动。

根据本实施例的匹配放大器针对第一级输入电路采用2输入NAND电路,并且电路配置简单。在接下来和后一级的电路中,高效地在逻辑上集成划分的匹配放大器的读出结果;因此,所需要的元件数目小。因此,即使匹配线被划分,布局面积也小。

根据本实施例的匹配放大器在第一级中采用2输入NAND电路;因此,当与其他类型的匹配放大器相比时,控制信号线的数目小。对于一个条目仅在阵列上配置小数目的内部数据布线;因此,能够减少控制信号布线和内部数据布线的充电和放电电流,导致功耗降低。

根据本实施例的匹配放大器在第二级中设置有2输入NOR电路,其执行两个第一级NAND电路的输出的NOR运算。在NOR电路中,从配置观点看,输入的逻辑阈值“L”低;因此,由于慢处理性能和局部变化而导致搜索晶体管具有小的漏电流。在低温和最小VDD时漏电流减小的条件下,在一个比特未命中搜索中,匹配线电平的下降慢。在第一级NAND电路倾向于生成无效数据的情况下,即,在通常读出未命中(不一致)并且输出“H”电平的第一级NAND电路可以读出没有完全下降的匹配线的电平并且可以输出具有接近“L”电平的电平的弱无效数据的情况下,能够通过使用NOR电路来防止输出无效数据。NOR电路具有输入的低逻辑阈值,并且来自第一级NAND电路的弱无效数据的接近“L”电平的输出没有达到NOR电路的逻辑阈值;因此,能够阻止无效数据。

此外,通过将第二级中的2输入NOR电路的两个PMOS晶体管从普通MVth PMOS晶体管改变成HVth PMOS晶体管,能够进一步降低逻辑阈值并且使得更加难以输出无效数据。

[实施例2]

图17图示了根据实施例2的CAM单元阵列和匹配放大器的配置。

在本实施例中,如实施例1的情况,图1中所示的CAM单元阵列507和匹配线ML被划分成四块,块1-块4。一个匹配线被划分成四个匹配线ML1[m]-ML4[m]。

根据本实施例的匹配放大器中间部件92[m]采用内部数据布线MAOUT0[m]作为匹配放大器第一部件11[m]的输出来代替匹配放大器激活信号MAE。

如图17所示,匹配放大器中间部件92[m]包括PMOS晶体管199和198、NOR电路22以及缓冲器部件BF1,这与在实施例1中采用的相同。

匹配放大器中间部件92[m]包括第一级NAND电路191和第一级NAND电路192,这与实施例1中采用的不同。

第一级NAND电路191和第一级NAND电路192的一个输入不是匹配放大器激活信号MAE,而是内部数据布线MAOUT0[m]。

因此,匹配放大器中间部件的匹配放大器激活信号MAE变得不必要,并且可以使电功率减小该信号布线的充电和放电另外需要的量。

同样在CAM单元阵列和匹配线被划分成六个部分、八个部分和十个部分的情况下,通过类似地采用匹配放大器第一部件或匹配放大器中间部件的输出来代替下一级中的匹配放大器中间部件的匹配放大器激活信号MAE,能够使电功率减少比匹配放大器中间部件更后级中的匹配放大器激活信号MAE的信号布线的充电和放电另外需要的量。

[实施例2的修改示例1]

图18图示了根据实施例2的修改示例1的CAM单元阵列和匹配放大器的配置。

在该修改示例中,将图1中所示的CAM单元阵列507和匹配线ML划分成三块,块1-块3,并且将一个匹配线划分成三个匹配线ML1[m]-ML3[m]。

匹配放大器第一部件111[m]被配置在块1和块2之间。

在块3之后,配置匹配放大器中间部件192[m]。在匹配放大器中间部件192[m]之后,配置匹配放大器最后部件13[m]。

匹配放大器第一部件111[m]接收已经通过块1和块2中的条目[m]的搜索而改变的匹配线ML1[m]和ML2[m]的电压,并且将指示块1的条目[m]和块2的条目[m]二者一致的电压输出到内部数据布线MAOUT0[m]。匹配放大器第一部件111[m]与图16中所示的匹配放大器第一部件111[m]相同。

内部数据布线MAOUT0[m]经由块2和块3耦合到匹配放大器中间部件192[m]。

匹配放大器中间部件192[m]通过NAND电路341来确定通过块3中的条目[m]的搜索而改变的匹配线ML3[m]的一致或不一致,接收由NAND电路341输出的电压和由匹配放大器第一部件111[m]输出到内部数据布线MAOUT0[m]的电压,并且将指示块1的条目[m]至块3的条目[m]全部一致的电压输出到内部数据布线MAOUT1[m]。

匹配放大器中间部件192[m]包括PMOS晶体管199、第二级NOR电路241和缓冲器部件BF12,如图17中所示的匹配放大器中间部件112[m]的情况。与图17中所示的匹配放大器中间部件92[m]不同,匹配放大器中间部件192[m]仅包括第一级NAND电路341。

内部数据布线MAOUT0耦合到第一级NAND电路341的一个输入,并且用作第一级NAND电路341的激活信号。内部数据布线MAOUT0还输入到反相器203,并且将反相器203的输出输入到第二级NOR电路241中。

第一级NAND电路341的一个输入耦合到内部数据布线MAOUT0,并且另一个输入耦合到匹配线ML3[m]。第一级NAND电路341将两个输入的与非输出到第二级NOR电路241。第二级NOR电路241执行第二级NOR电路241的输出和上述反相器203的输出的或非,并且将结果输出到缓冲器电路BF12。

缓冲器电路BF12将信号输出到耦合到匹配放大器最后部件13[m]的内部数据布线MAOUT1[m]。

匹配放大器最后部件13[m]接收内部数据布线MAOUT1[m]的输出,并且响应于预锁存信号MALAT和输出锁存信号MALAT_SYNC来将匹配放大器输出信号输出到输出数据布线MAOUTN。

图18中所示的匹配放大器最后部件13[m]与图6中所示的匹配放大器最后部件13[m]相同。

而且,在CAM单元阵列和匹配线被划分成五个部分、七个部分和九个部分的情况下,通过类似地采用匹配放大器第一部件或匹配放大器中间部件的输出来代替下一级中的匹配放大器中间部件的匹配放大器激活信号MAE,能够使电功率减少比匹配放大器中间部件更后级中的匹配放大器激活信号MAE的信号布线的充电和放电另外需要的量。

[实施例3]

在本实施例中添加空搜索功能。

图19图示了根据实施例3的CAM单元阵列和匹配放大器的配置。

在本实施例中,如实施例1的情况,将图1中所示的CAM单元阵列507和匹配线ML划分成四块,块1-块4。一个匹配线被划分成四个匹配线ML1[m]-ML4[m]。

将空搜索激活信号DMY_MAE输入到匹配放大器第一部件81[m]和匹配放大器中间部件82[m]。在空搜索操作中,在与匹配放大器激活信号MAE相同的时序通过图1中所示的控制电路510来将空搜索激活信号DMY_MAE激活到“H”电平。

图20图示了匹配放大器第一部件81[m]的配置。图20中所示的匹配放大器第一部件81[m]包括PMOS晶体管198和199、第二级NOR电路22和缓冲器部件BF1,如图4中所示的匹配放大器第一部件11[m]的情况。

图20中所示的匹配放大器第一部件81[m]包括不同于在图4中所示的匹配放大器第一部件11[m]中采用的第一级NAND电路31和32。

图20中所示的第一级NAND电路31包括PMOS晶体管PMOS1和195、NMOS晶体管NMOS1和NMOS2,如图4中所示的第一级NAND电路21_A的情况。

在图20中所示的第一级NAND电路31进一步包括PMOS晶体管11和NMOS晶体管NMOS11,用于处理空搜索激活信号DMY_MAE。

PMOS晶体管PMOS11被设置在PMOS晶体管PMOS1的漏极和节点la之间,并且具有耦合到接收空搜索激活信号DMY_MAE的节点NDD1的栅极。

NMOS晶体管NMOS11被设置在节点1a和地之间,并且具有耦合到接收空搜索激活信号DMY_MAE的节点NDD1的栅极。

第一极NAND电路32包括PMOS晶体管PMOS2和193以及NMOS晶体管NMOS3和NMOS4,如第一级NAND电路21_B的情况。

第一级NAND电路32进一步包括PMOS晶体管PMOS12和NMOS晶体管NMOS12,用于处理空搜索激活信号DMY_MAE。

PMOS晶体管PMOS12被设置在PMOS晶体管PMOS2的漏极和节点1b之间,并且具有耦合到接收空搜索激活信号DMY_MAE的节点NDD1的栅极。

NMOS晶体管NMOS12被设置在节点1b和地之间,并且具有耦合到接收空搜索激活信号DMY_MAE的节点NDD1的栅极。

图21图示了匹配放大器中间部件82[m]的配置。图21中所示的匹配放大器中间部件82[m]包括PMOS晶体管198和199、第二级NOR电路24和缓冲器部件BF2,如图5中所示的匹配放大器中间第一部件12[m]的情况。

图21中所示的匹配放大器中间部件82[m]包括与在图5中所示的匹配放大器中间部件12[m]中采用那些的不同的第一级NAND电路31和32。

图21中所示的第一NAND电路31包括PMOS晶体管PMOS1和195、NMOS晶体管NMOS1和NMOS2,如图5中所示的第一级NAND电路23_A的情况。

图21中所示的第一级NAND电路31进一步包括PMOS晶体管PMOS11和NMOS晶体管NMOS11,用于处理空搜索激活信号DMY_MAE。

PMOS晶体管PMOS11被设置在PMOS晶体管PMOS1的漏极和节点lc之间,并且具有耦合到接收空搜索激活信号DMY_MAE的节点NDD1的栅极。

NMOS晶体管NMOS11被设置在节点1c和地之间,并且具有耦合到接收空搜索激活信号DMY_MAE的节点NDD1的栅极。

图21中所示的第一极NAND电路32包括PMOS晶体管PMOS2和193以及NMOS晶体管NMOS3和NMOS4,如第一级NAND电路23_B的情况。

第一级NAND电路32进一步包括PMOS晶体管PMOS12和NMOS晶体管NMOS12,用于处理空搜索激活信号DMY_MAE。

PMOS晶体管PMOS12被设置在PMOS晶体管PMOS2的漏极和节点1d之间,并且具有耦合到接收空搜索激活信号DMY_MAE的节点NDD1的栅极。

NMOS晶体管NMOS12被设置在节点1d和地之间,并且具有耦合到接收空搜索激活信号DMY_MAE的节点NDD1的栅极。

图22图示了根据本实施例的空搜索操作中的波形。如图22中所示,不需要激活搜索线SL[1]和SL_N[1],并且其保持处于地电位VSS。匹配线预充电信号MLPRE_N也处于未激活状态并保持处于VDD电源。

图22示出了通过在相同时序使匹配放大器激活信号MAE和空搜索激活信号DMY_MAE激活为“H”电平,不论匹配线MLn[m]的状态如何,都将假一致从作为匹配放大器第一部件81[m]的输出的内部数据布线MAOUT0[m]传送到作为匹配放大器中间部件82[m]的输出的内部数据布线MAOUT1[m],直到输出数据布线MAOUTN[m]。

图23是图示实施例3中的每个操作的电源电压的振荡的说明图。

如图23所示,通过在NOP、SRAM写操作和SRAM读操作时,执行空搜索操作,在NOP时,产生电流消耗,以及在SRAM写操作中,增加电流消耗,相应地,缓和电流的快速波动。因此,可以缓和电源的振荡。

因为没有搜索线SL和/SL_N的充放电,空搜索操作时的耗电流为当一个条目的所有CAM单元均为未一致(在图23中所有位均未命中)时的搜索操作中的耗电流的约1/3。特别地,当NOP的连续数量为两次或更少时,或在SRAM写操作或SRAM读操作时,通过执行本空搜索操作,可以缓和耗电流的变化DI/DT的时间率。

[实施例3的修改示例1]

图24图示了根据实施例3的修改示例1的CAM单元阵列和匹配放大器的配置。

在本修改示例中,图1中所示的CAM单元阵列507和匹配线ML被划分成三块,块1-块3。一个匹配线被划分成三个匹配线ML1[m]-ML3[m]。

匹配放大器第一部件61[m]被配置在块1和块2之间。在块3之后,配置匹配放大器中间部件62[m]。在匹配放大器中间部件62[m]之后,配置匹配放大器最后部件13[m]。

匹配放大器第一部件61[m]接收通过块1和块2中的条目[m]的搜索而改变的匹配线ML1[m]和ML2[m]的电压,并且将指示块1的条目[m]和块2的条目[m]都一致的电压输出到内部数据布线MAOUT0[m]。

内部数据布线MAOUT0[m]经由块2和块3耦合到匹配放大器中间部件62[m]。

图25图示了匹配放大器第一部件61[m]的配置。如图20中所示的匹配放大器第一部件81[m]的情况,图25中所示的匹配放大器第一部件61[m]包括PMOS晶体管198和199、第一级NAND电路31和32以及第二级NOR电路22。匹配放大器第一部件61[m]进一步包括缓冲器部件BF11。

图25中所示的缓冲器部件BF11与图20中所示的匹配放大器第一部件81[m]的缓冲器部件BF1相同。

图26图示了匹配放大器中间部件62[m]的配置。如图21中所示的匹配放大器中间部件82[m]的情况,图26中所示的匹配放大器中间部件62[m]包括PMOS晶体管199和第一级NAND电路31。

与图21中所示的匹配放大器中间部件82[m]不同,图26中所示的匹配放大器中间部件62[m]不包括PMOS晶体管198和第一级NAND电路32。

图26中所示的匹配放大器中间部件62[m]进一步包括用于使作为前一级中的匹配放大器的输出的MAOUT0[m]的数据极性反相的反相器电路203、第二级NOR电路241和缓冲器部件BF12。

与图21中所示的匹配放大器中间部件82[m]的第二级NOR电路24不同,在图26所示的第二级NOR电路241中,一个输入耦合到第一级NAND电路31的输出,并且另一输入耦合到通过反相器电路203使内部数据布线MAOUT0反相所获得的信号。第二级NOR电路241在通过缓冲器部件BF12增强其驱动能力之后将两个输入的或非输出到内部数据布线MAOUT1[m]。

与图21中所示的匹配放大器中间部件82[m]的缓冲器部件BF2不同,图26中所示的缓冲器部件BF12包括两级反相器201和202。

图24中所示的匹配放大器最后部件13[m]与图6中所示的匹配放大器最后部件13[m]相同。

即使在划分成五块至十或更多块的情况下,通过将空搜索激活信号DMY_MAE以及PMOS11、PMOS12、NMOS11或NMOS12添加到每个第一级NAND电路,能够在第一级NAND电路中强制地生成一致数据,并且能够易于操作匹配放大器。

[实施例3的修改示例2]

根据本修改示例的CAM单元阵列和匹配放大器的配置与图19中所示的根据实施例3的配置相同。

图27图示了根据实施例3的修改示例2的匹配放大器第一部件491[m]的配置。

如图4中所示的匹配放大器第一部件11[m]的情况,图27中所示的匹配放大器第一部件491[m]包括PMOS晶体管198和199、第一级NAND电路21_A和21_B以及缓冲器部件BF1。

图27中所示的匹配放大器第一部件491[m]包括反相器IV1和第二级NOR电路63,这与图4中所示的匹配放大器第一部件11[m]不同。

图27中所示的反相器IV1使空搜索激活信号DMY_MAE反相。图27中所示的第二级NOR电路63包括PMOS晶体管PMOS3和PMOS4以及NMOS晶体管NMOS5和NMOS6,如图4中所示的第二级NOR电路22的情况。

第二级NOR电路63进一步包括PMOS晶体管PMOS21和NMOS晶体管NMOS21,以用于处理空搜索激活信号DMY_MAE。

PMOS晶体管PMOS21被设置在VDD电源和节点2a之间,并且具有耦合到反相器IV1的输出的栅极。当空搜索激活信号DMY_MAE成为“H”电平并且使第二级NOR电路63的输出充电到“H”时,将PMOS晶体管PMOS21设置成导通。

NMOS晶体管NMOS21被设置在耦合到NMOS晶体管NMOS5和NMOS6的漏极的节点NDD2和地之间,并且具有耦合到反相器IV1的输出的栅极。当空搜索激活信号DMY_MAE变为处于“H”电平时,将NMOS晶体管NMOS21设置成截止,并且当第一级NAND电路21_A和21_B的输出均为“H”时,阻止第二级NOR电路63的输出从NMOS晶体管NMOS5和NMOS6向地放电。

图28图示了根据实施例3的修改示例2的匹配放大器中间部件492[m]的配置。

图28中所示的匹配放大器中间部件492[m]包括PMOS晶体管198和199、第一级NAND电路23_A和23_B以及缓冲器电路BF2,如图5中所示的匹配放大器中间部件12[m]的情况。

图28中所示的匹配放大器中间部件492[m]包括反相器IV1和第二级NOR电路63,这与图5中所示的匹配放大器中间部件12[m]不同。

反相器IV1使空搜索激活信号DMY_MAE反相。图28中所示的第二级NOR电路63包括PMOS晶体管PMOS3和PMOS4以及NMOS晶体管NMOS5和NMOS6,如图5中所示的第二级NOR电路24的情况。

第二级NOR电路63进一步包括PMOS晶体管PMOS21和NMOS晶体管NMOS21,以处理空搜索激活信号DMY_MAE。

PMOS晶体管PMOS21被设置在VDD电源和节点2b之间,并且具有耦合到反相器IV1的输出的栅极。

NMOS晶体管NMOS21被设置在耦合到NMOS晶体管NMOS5和NMOS6的漏极的节点NDD2和地之间,并且具有耦合到反相器IV1的输出的栅极。

[实施例3的修改示例3]

根据本修改示例的CAM单元阵列和匹配放大器的配置与根据图24中所示的实施例3的修改示例1的配置相同。

图29图示了根据实施例3的修改示例3的匹配放大器第一部件591[m]的配置。如图27中所示的匹配放大器第一部件491[m]的情况,图29中所示的匹配放大器第一部件591[m]包括PMOS晶体管198和199、第一级NAND电路21_A和21_B以及第二级NOR电路63。匹配放大器第一部件591[m]进一步包括缓冲器部件BF11。

缓冲器部件BF11与图27中所示的匹配放大器第一部件491[m]的缓冲器部件BF1相同。

图30图示了根据实施例3的修改示例3的匹配放大器中间部件592[m]的配置。如图28中所示的匹配放大器中间部件492[m]的情况,图30中所示的匹配放大器中间部件592[m]包括PMOS晶体管199和第一级NAND电路23_A。

与图28中所示的匹配放大器中间部件492[m]不同,图30中所示的匹配放大器中间部件592[m]不包括PMOS晶体管198和第一级NAND电路23_B。

图30中所示的匹配放大器中间部件592[m]进一步包括第二级NOR电路59和缓冲器部件BF12。匹配放大器中间部件592[m]进一步包括反相器电路203,该反相器电路203使作为前一级的输出的内部数据布线MAOUT0[m]反相,以便于匹配数据极性。

图30中所示的第二级NOR电路59包括PMOS晶体管PMOS3和PMOS21以及NMOS晶体管NMOS5和NMOS21,如图28中所示的匹配放大器中间部件492[m]的第二级NOR电路63的情况。

图30中所示的第二级NOR电路59进一步包括PMOS晶体管PMOS41和NMOS晶体管NMOS61,这与在图28中所示的匹配放大器中间部件492[m]中采用的晶体管不同。

PMOS晶体管PMOS41被设置在VDD电源和PMOS晶体管PMOS3之间,并且具有耦合到通过反相器电路203使内部数据布线MAOUT0[m]反相所获得的信号的栅极。

NMOS晶体管NMOS61被设置在节点2b和节点NDD2之间,并且具有耦合到通过反相器电路203使内部数据布线MAOUT0[m]反相所获得的信号的栅极。

与图28中所示的匹配放大器中间部件492[m]的缓冲器部件BF2不同,缓冲器部件BF12包括两级反相器201和196。

在实施例3的修改示例3中将匹配线ML划分成三个部分的情况下,通过将图24中所示的匹配放大器第一部件改变成图29中所示的匹配放大器第一部件,例如,通过将图24中所示的匹配放大器中间部件改变成图30中所示的匹配放大器中间部件,并且通过将空搜索激活信号DMY_MAE输入到匹配放大器第一部件和匹配放大器第二部件中的每个NOR电路,能够在第二级NOR电路中强制地生成一致数据,并且易于执行空搜索操作。

当匹配线被划分成第一块至第(2n+1)块(n为自然数)时,匹配放大器包括作为第一级的如图27中所示的相同的匹配放大器第一部件491、作为第二至第n确定电路的如图28中所示的相同的匹配放大器中间部件492、作为第(n+1)确定电路的与图30中所示的相同的匹配放大器中间部件592以及作为输出锁存电路的与图6中所示的相同的匹配放大器最后部件13[m]。还对每个条目提供使第一至第(n+1)确定电路与锁存电路串联耦合的内部数据布线。根据本配置,通过将空搜索激活信号DMY_MAE输入到包括在匹配放大器第一部件和匹配放大器中间部件中的每个NOR电路,能够在第二级NOR电路中强制地生成一致数据,并且易于执行空搜索操作。

[实施例4]

在实施例4中,将进一步消耗另一电流的功能添加到根据实施例3的空搜索操作中。

图31图示了时序控制电路78的配置。时序控制电路78被包括在图1中所示的控制电路510中。

如图31所示,时序控制电路78包括延迟电路71、NOR电路72和反相器73。

延迟电路71包括两级反相器74和76以及设置在反相器74和反相器76间的节点与地之间的电容元件75。

延迟电路71使在控制电路50的预定电路中生成的预锁存信号MALAT0延迟预定时间。

开关77选择延迟电路71的输出和预锁存信号MALAT0中的一个,并且将选择的一个输出到NOR电路72。开关77在空搜索中选择和输出预锁存信号MALAT0,并且在正常操作中选择和输出延迟电路71的输出(即,通过延迟预锁存信号MALAT0所获得的信号)。

NOR电路72输出预锁存信号MALAT0和开关77的输出的反相逻辑相加,即,通过延迟预锁存信号MALAT0所获得的信号。

反相器73使NOR电路72的输出反相,并且将其作为预锁存信号MALAT输出到图6中所示的匹配放大器最后部件13[m]的预锁存121。

在正常操作中,通过开关77来选择延迟电路71,并且输出通过仅延迟预锁存信号MALAT0的下降沿所获得的预锁存信号MALAT。

在空操作中,图31中所示的开关77不选择延迟电路71;因此,可以比在正常操作中更容易地提前预锁存信号MALAT的下降沿。

图32是实施例4的时序图。如图32所示,当在传送一致数据之前,将预锁存信号MALAT激活到“L”电平时,存在输出指示在备用状态中不一致状态的数据(无效数据)的问题。因此,在过去,在一致数据传播之前一直延迟预锁存信号的下降沿。

与之相比,在本实施例中,空搜索操作中,与匹配放大器激活信号MAE的上升沿一起提前预锁存信号MALAT的下降沿。因此,使无效数据有意地传送到预锁存。因此,通过在作为其输出的预锁存121内的数据布线中和预锁存数据布线中强制充电和放电,可以增加消耗电流。因此,与如实施例3中仅执行空搜索操作的情况相比,能够进一步增加消耗电流。

图33是图示实施例4、实施例5或实施例6中的每个操作中的电源电压的振荡的说明性示图。

如图33所示,通过在NOP、SRAM写操作或SRAM读操作时,执行空搜索操作,可以缓和电源电压的振荡,如实施例3的情况。

在实施例4中,通过执行预锁存121内的数据布线和作为其输出的预锁存数据布线的充电和放电来增加功耗。因此,能够使在空搜索操作中的消耗电流接近正常操作中的消耗电流;因此,能够消除绝大部分的电源电压的振荡。

[实施例5]

图34图示了时序控制电路88的配置。

该时序控制电路88被包括在图1中所示的控制电路510中。如图34所示,时序控制电路88包括延迟电路81、NOR电路82和反相器83。

延迟电路81包括两级反相器84和86以及设置在反相器84和反相器86间的节点和地之间的电容元件85。

延迟电路81使在控制电路510的预定电路中生成的输出锁存信号MALAT_SYNC0延迟预定时间。

开关87选择延迟电路81的输出和输出锁存信号MALAT_SYNC0中的一个,并且将所选择的一个输出到NOR电路82。开关87在空搜索中选择和输出该输出锁存信号MALAT_SYNC0,并且在正常操作中,选择和输出延迟电路81的输出(即,通过延迟输出锁存信号MALAT_SYNC0所获得的信号)。

NOR电路82输出该输出锁存信号MALAT_SYNC0和开关77的输出的反相逻辑相加。

反相器83使NOR电路82的输出反相,并且将其作为输出锁存信号MALAT_SYNC0输出到图6中所示的匹配放大器最后部件13[m]的输出锁存电路122。

在正常操作中,通过开关87选择延迟电路81,并且输出通过仅延迟预锁存信号MALAT0的下降沿所获得的预锁存信号MALAT_SYNC。

在空操作中,图34中所示的开关87不选择延迟电路81;因此,能比在正常操作中更容易地提前输出锁存信号MALAT_SYNC0的下降沿。

图35是实施例5的时序图。与匹配放大器激活信号MAE的上升沿和预锁存信号MALAT的下降沿一起提前输出锁存信号MALAT_SYNC的下降沿。因此,使无效数据有意地传送到输出锁存122内部的数据布线和其输出数据布线MAOUTN[m]。因此,可以比实施例5进一步增加消耗电流。因此,能够进一步改进电源电压的振荡。

[实施例6]

在实施例6中,将进一步增加输出数据布线的充电和放电电流的功能增加到实施例5中的功能。

图36是图示根据实施例6的耦合到输出数据布线的负载电容的说明性示图。

根据空搜索负载电容信号DMY_MAE_C将所提供的负载电容与输出数据布线MAOUTN[m]耦合或去耦合。

在正常操作中,去激活空搜索负载电容信号DMY_MAE_C,以使负载电容65与输出数据布线MAOUTN[m]去耦合。在空搜索操作中,激活空搜索负载电容信号DMY_MAE_C,以将负载电容65耦合到输出数据布线MAOUTN[m]。因此,可以进一步增加空搜索操作中的消耗电流。

[实施例6的修改示例1]

图37是图示根据实施例6的修改示例1的耦合到输出数据布线的负载电容的说明图。

所提供的负载电容 61_0-61_n根据空搜索负载电容信号DMY_MAE_C[0]-DMY_MAE_C[n]与输出数据布线MAOUTN[m]耦合或去耦合。

通过空搜索负载电容信号DMY_MAE_C[0]-DMY_MAE_C[n]使多个负载电容61_0-61_n切换成激活,能够将消耗电流的大小调整为与操作模式(写操作、读操作和NOP)成比例的值。

[修改示例至整个实施例]

CAM单元的配置不限于图2中所述。

图38图示了CAM单元的修改示例的配置。本CAM单元被称为TCAM(三元CAM),并且可以存储四个值“L”、“H”、“总是命中(总是一致)”和“总是未命中(总是不一致)”中的任何一个。这些CAM单元可以根据应用来选择配置。一些CAM单元可以由DRAM和逻辑电路组成。在CAM单元的每个SRAM中,为了验证(是否正常地执行数据写入的确认),数据库的写是可能的,并且读也是可能的。

如图38所示,CAM单元1601包括SRAMX、SRAMY和搜索部件1351。

SRAMX和SRAMY分别存储二进制“L”或“H”中的一个。

搜索部件 1351包括搜索晶体管N155-N158。搜索晶体管N155-N158采用HVth NMOS晶体管,以便于减少截止状态漏电流。搜索晶体管N158的栅极耦合到指示搜索数据的搜索线SL。搜索晶体管N156的栅极耦合到指示搜索数据的搜索线/SL。

当搜索线SL位于“H”电平并且SRAMX的内部/BL位于“H”电平时,或者当搜索线/SL位于“H”并且SRAMY的内部BL位于“H”电平时,预先预充电到匹配线ML的高电位对地放电。

本领域的技术人员应理解到,对于所有观点,本申请中公开的实施例是示例性而不是限制性的。本发明的范围不仅通过上文给出的说明性描述而且通过权利要求书的范围来图示,意味着各种改进、组合和改变均会发生,只要它们落在权利要求书或其等效的范围内。

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