专利名称：用于等离子显示屏驱动芯片的soi器件的制作方法
技术领域：
本发明涉及半导体功率器件技术领域，特别涉及一种用于等离子显示屏驱动芯片 的SOI器件。
背景技术：
随着多媒体及高清晰度电视的出现，以PDP(Plasma Display Panel，等离子显示 屏)为代表的平板电视正快速走进人们的生活。高清化、数字化、平板化成为彩电的发展方 向。PDP具有视角大、响应快、厚度小、屏幕大以及全数字化工作等特点，是高清数字化电视、 大型壁挂电视和多媒体终端的理想显示器件。因此应用前景广泛。随着等离子显示屏朝着大尺寸和高分辨率的方向发展，单个屏幕所需的驱动芯片 数目显著增加，这就对驱动芯片提出了多输出和紧缩面积的需求。等离子显示屏驱动芯片 中，高压器件通过逻辑控制输出高压，其占据了芯片的大部分面积，为紧缩面积高压器件结 构的设计就变得至关重要。等离子显示屏驱动芯片的性能以及成本的高低，直接决定了 PDP 电视整机的性能和成本。文献 1 (M. R. Lee, Oh-Kyong Kwon, S. S. Lee, et al. SOI High Voltage Integrated Circuit Technology for Plasma Display Panel Drivers.Proceedings of 1999 International Symposium on Power Semiconductor Devices and ICs,Vol. 11 :285-288) 公开一种采用Extended Drain MOSFET (EDM0SFET)和介质隔离技术的用于PDP行扫描、列 寻址驱动芯片的150V和250V SOI高压集成电路技术。如图1所示，该技术基于0. 8μπι CMOS，包括η型衬底1，3μπι埋氧层2，5. 5μπι SOI (Silicon-On-Insulator)层 3，SOI 层上具有 HV-PM0S、HV-WOS 和 LV-CM0S 器件，各个 器件间由槽侧壁氧化层14和槽内填充物83构成的介质隔离槽隔开；还包括深η型杂质阱 区4，深ρ型杂质阱区5，η型杂质阱区31、32和34，η型缓冲区33，ρ型杂质阱区41、42和 43，η型杂质重掺杂区51-Μ和ρ型杂质重掺杂区61-64，分别与金属电极区91-97形成良 好欧姆接触，栅氧化层12，多晶硅栅电极81-83。HV-NMOS和HV-PMOS由介质隔离槽隔开，采用深槽介质隔离方式，避免了闩锁效 应。然而由于较厚的SOI层，虽采用介质隔离的SOI技术，但η型杂质阱区32与深ρ型杂质 阱区5、ρ型杂质阱区41与深η型杂质阱区4仍存在大面积的PN结，其并没有充分利用SOI 技术的低漏电、低功耗优势；并且由于采用深槽介质隔离方式，需要进行深槽刻蚀、槽填充、 平坦化等额外的工艺步骤，增加了工艺成本。而且，在高压器件HV-NMOS和HV-PMOS发生击 穿时，器件埋氧层承担的耐压小于90V/ μ m。文 献 2 (Ming Qiao, Bo Zhang, Zhiqiang Xiao, Jian Fang, Zhaoji Li. High—Voltage Technology Based on Thin Layer SOI for Driving Plasma Display Panels. Proceedings of 2008 International Symposium on Power Semiconductor Devices and ICs, Vol. 20 :52-55)公开了一种用于PDP寻址驱动电路的薄层SOI技术。如图2所示，该技术采用2μπι埋氧层和Ιμπι SOI层，包括ρ型衬底1，埋氧层2，SOI 层 3，其上置有高压 nLDMOS(n-channel Lateral Double-diffused M0SFET)、高压 pLDMOS (p-channel Lateral Double-diffused MOSFET)、低压匪OS 和低压 PMOS 器件，各个 器件间通过LOCOS (Local Oxidation of Silicon)进行隔离；还包括ρ型杂质阱区31、33， 分别用于形成低压NMOS和高压nLDMOS的体区，ρ型缓冲区32，ρ型漂移区34，η型杂质阱 区41、42，分别用于形成低压PMOS和高压pLDMOS的体区，η型缓冲区43，η型漂移区44，η 型杂质重掺杂区51-54，ρ型杂质重掺杂区61-64，多晶硅栅电极81-84，场氧化层10，ρ型杂 质场区13，以及L0C0S隔离区14。上述薄层SOI技术中的pLDMOS受到背栅耗尽的影响，使得其击穿电压受到SOI层 和埋氧层的厚度限制。所述高压器件埋氧层厚度为2 μ m，高压nLDMOS和高压pLDMOS器件 发生击穿时，器件埋氧层承担的耐压小于90V/μ m。综上所述，现有技术中的SOI器件，在器件发生击穿时，均存在器件单位厚度的埋 氧层承担的纵向耐压较小的缺陷。
发明内容
本发明实施例提供了一种用于等离子显示屏驱动芯片的SOI器件，与现有技术相 比，该SOI器件在发生击穿时，单位厚度的埋氧层上可承担更高的纵向耐压。为解决上述问题，本发明实施例提供了如下技术方案一种用于等离子显示屏驱动芯片的SOI器件，自下而上依次包括衬底、埋氧层、 η 型 SOI 层，所述 SOI 层中集成 HV-NMOS, HV-PMOS, Field-PMOS, LIGBT、CMOS、NPN、PNP 和 HV-PNP 器件；其中，所述SOI层内具有η+掺杂区，位于η型SOI层与埋氧层界面处。优选的，所述η+掺杂区的掺杂浓度大于η型SOI层的掺杂浓度。优选的，所述HV-匪OS、HV-PMOS、Field-PMOS、LIGBT、CMOS、NPN 和 HV-PNP 器件包 括P型阱区和η型阱区，所述PNP器件包括η型阱区；其中，所述η+掺杂区的高度低于所述ρ型阱区和η型阱区的结深。优选的，η+掺杂区包括第一类η+掺杂区，位于所述HV-NM0S、HV-PMOS, Field-PMOS、LIGBT、CMOS或HV-PNP器件中至少一个器件对应的埋氧层区域，所述第一类η+ 掺杂区在沿衬底的方向上为长条型间隔掺杂，包括多个间隔排列的子掺杂区。优选的，η+掺杂区包括第二类η+掺杂区，位于所述NPN或PNP器件对应的埋氧层 区域，所述第二类η+掺杂区在沿衬底的方向上为平面型连续掺杂，分布于NPN和/或PNP 器件的整个面积之下。优选的，所述埋氧层厚度范围为0. 1 μ m 1 μ m。优选的，SOI器件为50V 300V PDP列寻址和行扫描驱动芯片中的高压器件。优选的，所述HV-PM0S、Field-PMOS, PNP和HV-PNP器件的场氧化层下均具有ρ型 降场区，在HV-PM0S、Field-PMOS和HV-PNP器件中，所述ρ型降场区与ρ型阱区相连，可与 η型阱区保持一定距离或相连；在PNP器件中，所述ρ型降场区与η型阱区和集电极ρ型重 掺杂区相连，或所述集电极P型重掺杂区在所述P型降场区内。优选的，所述HV-NMOS和/或LIGBT器件的场氧化层下具有ρ型降场区。优选的，所述HV-PM0S、Field-PMOS和HV-PNP器件中的ρ型降场区的结深小于所述P型阱区的结深。优选的，其特征在于，所述Field-PMOS器件的场氧化层下的η型阱区内，以及所述 NPN器件和CMOS器件中的NMOS器件的场氧化层下的ρ型阱区内均具有ρ型场区，所述ρ型 场区的掺杂浓度均大于所述η型阱区和ρ型阱区的掺杂浓度。与现有技术相比，上述技术方案具有以下优点本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件，通过在η型SOI层 与埋氧层界面处，设置η型SOI层内的η+掺杂区，并且η+掺杂区的掺杂浓度大于η型SOI 层的掺杂浓度，使得SOI器件在承受高电压时，相邻的η+掺杂区之间形成空穴反型层，将 空穴嵌于两个相邻的η+掺杂区之间，并且由于η+掺杂区临近埋氧层界面处形成了电离N+ 区，使得空穴反型层和电离N+区的正电荷作用增强了埋氧层电场；同时，空穴反型层和电 离N+区的正电荷作用削弱了 SOI层中的电场，进而使得在器件发生击穿时，单位厚度的埋 氧层上可承担更高的纵向耐压，从而打破常规SOI高压器件的纵向耐压限制。
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中 相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示 出本发明的主旨。图1为现有技术中厚层SOI等离子显示屏驱动芯片的SOI器件剖面结构图；图2为现有技术中薄层SOI等离子显示屏驱动芯片的SOI器件剖面结构图；图3为本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件剖面结构图；图4是本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件埋氧层可承担 更高纵向耐压的原理示意图；图5是本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件中的HV-NMOS 器件击穿时的电势分布图；图6是本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件中的HV-NMOS 与传统SOI器件中的HV-NMOS击穿时漏极下的纵向电场分布图。其中，图3中各标号分别表示1为衬底，2为埋氧层，3为SOI层，31-36为η型阱区，41-46为ρ型阱区，51-58为 η型重掺杂区，61-69为ρ型重掺杂区，81-83为栅区，91-913为金属电极，10为场氧化层，12 为栅氧化层，13为ρ型场区，14为介质隔离区，15为金属前介质层，161-164为ρ型降场区， 171-172为η+掺杂区。
具体实施例方式本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件，通过在η型SOI层 与埋氧层界面处，设置位于埋氧层表面上的η+掺杂区，并且η+掺杂区的掺杂浓度大于η型 SOI层的掺杂浓度，使得SOI器件在承受高电压时，相邻的η+掺杂区之间形成空穴反型层， 并且结合η+掺杂区临近埋氧层界面处形成的电离N+区，二者的共同作用增强了埋氧层电 场，并削弱了 SOI层中的电场，进而使得在器件发生击穿时，单位厚度的埋氧层上可承担更 高的纵向耐压。
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为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以 采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的 情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表 示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应 限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件剖面结构图如图3所 示，该器件自下而上依次包括衬底1、埋氧层2、n型SOI层3，所述SOI层3中集成HV-NMOS、 HV-PMOS, Field-PMOS, LIGBT, CMOS、NPN、PNP和HV-PNP器件，本实施例的各个器件间可通 过介质隔离区14或场氧化层10进行电气隔离；其中，所述SOI层3内具有η+掺杂区171和172，位于η型SOI层3与埋氧层2界 面处。并且，本实施例中所述η+掺杂区171和172的掺杂浓度大于η型SOI层3的掺杂 浓度。另外，如图3所示，本实施例中的η+掺杂区包括第一类η+掺杂区171和第二类η+ 掺杂区 172，其中，第一类 η+掺杂区 171 位于所述 HV-NM0S、HV-PMOS, Field-PMOS, LIGBT, CMOS或HV-PNP器件中至少一个器件对应的埋氧层区域，且在沿衬底的方向上为长条型间 隔掺杂，包括多个间隔排列的子掺杂区；第二类η+掺杂区172位于所述NPN和/或PNP器 件对应的埋氧层区域，并在沿衬底的方向上为平面型连续掺杂，分布于NPN或PNP器件的整 个面积之下。下面结合图4说明本发明实施例中第一类η+掺杂区171的工作原理，当本实施例 的SOI器件承受高电压时，即在管脚A处施加高电压，位于器件埋氧层2表面上的两个相邻 的η+掺杂区171a和171b间会形成空穴反型层，将空穴限制在两个相邻的η+掺杂区171a 和171b之间，同时，η+掺杂区171a和171b临近埋氧层2界面处形成电离N+区。如图4所示，空穴反型层和电离N+区的正电荷作用在垂直方向上分别形成电场 Eyll(空穴(Hole)在y方向产生的电场)和Eyl (电离N+(Ionized N+)在y方向产生的电 场)，EyH和Eyl的垂直向下的电场分量由于与SOI层3表面管脚A施加的高电压产生的垂直 向下的电场Ey方向相同，因此增强了埋氧层2的电场，而Eyll和Eyl的垂直向上的电场分量 由于与SOI层3表面管脚A施加的高电压产生的垂直向下的电场Ey方向相反，因此削弱了 SOI层3中的纵向电场，使得在管脚A施加同等偏置电压条件时，本发明的SOI高压器件中 SOI层3内的体电场降低，器件体内场更难达到硅的雪崩临界击穿电场，进而可极大地改善 SOI高压器件的击穿特性。并且，由于埋氧层电场的增强和SOI层电场的减弱，同等应用偏置电压条件下， 可使埋氧层和SOI层的厚度更小。对于耐压要求为50V 300V的SOI高压器件，采用 0. Ιμπι Ιμπι厚的埋氧层即可以实现。因此，本发明的SOI高压器件在发生击穿时，单位 厚度的埋氧层上可承担更高的纵向耐压，从而打破常规SOI高压器件的纵向耐压限制。本发明实施例中的第二类η+掺杂区172位于NPN和/或PNP器件对应的埋氧层区域，其中，位于NPN器件的埋氧层表面上的单一连续的η+掺杂区，由于η+掺杂区的掺杂 浓度大于SOI层的掺杂浓度，因此可以降低NPN器件的集电极电阻；位于PNP器件埋氧层表 面上的单一连续的η+掺杂区，则主要用于产生向上的内建空穴排斥场，以增加集电极空穴 吸收效率。现有技术中的SOI高压器件由于单位厚度埋氧层所承担的纵向耐压较低，因此为 了达到器件承受高电压的要求，埋氧层的厚度就必须要求较厚，而厚的埋氧化层在制造过 程中又受到限制，使埋氧层的厚度达到一定尺寸后就不易进一步的增加，并且，由于埋氧层 导热性差，使得在使用过程中，厚埋氧层的SOI器件的自热效应就会比较严重，从而影响器 件的性能。但是，本实施例提供的SOI高压器件，由于增加了第一类η+掺杂区171，使埋氧层 单位厚度承担的纵向耐压提高了，进而在满足器件所承受的高电压的情况下，埋氧层的厚 度可以进一步的减小，本实施例中的埋氧层厚度范围可减小至0. 1 μ m 1 μ m，由于埋氧层 厚度的减小，进而使SOI高压器件的自热效应得到了进一步的降低，从而提高了器件的性 能。同时，由于器件单位厚度的埋氧层承担的纵向耐压提高了，外加高压时，SOI高压 器件可采用更薄的埋氧层，因此器件的自热效应得到了控制，进而使得本实施例中的SOI 器件的工作功率可以进一步的提高，可应用于50V 300VPDP列寻址和行扫描驱动芯片中。综上所述，本发明实施例公开的SOI器件，由于增加了 η+掺杂区171和172，使单 位厚度的埋氧层承担的纵向耐压得到提高，同时降低了器件的自热效应，提高了 SOI器件 的工作功率，进而提高了 SOI器件的整体性能，满足了等离子显示屏行扫描驱动芯片和列 寻址驱动芯片的器件需求。以上在整体的角度上描述了本发明实施例公开的用于等离子显示屏驱动芯片的 SOI器件性能的提高，下面结合该SOI器件中的各个单独的器件结构，对该SOI器件的性能 进行详细说明。参见图3，本发明实施例中的HV-NMOS器件包括位于所述SOI层3表面内的ρ型阱区41和η型阱区31 ；位于所述ρ型阱区41表面内的源区，所述源区包括ρ型重掺杂区61和η型重掺 杂区51 ；位于所述η型阱区31表面内的漏区，所述漏区包括η型重掺杂区52 ；位于所述ρ型阱区41和η型阱区31之间的SOI层3表面内的场氧化层10，用于 调节该HV-NMOS器件的表面场；覆盖于所述部分η型重掺杂区51和ρ型阱区41表面上的栅氧化层12 ；位于所述栅氧化层12表面上，并部分跨接于所述场氧化层10表面上的栅区81 ；位于所述源区表面上的源极91，位于所述漏区表面上的漏极92，以及位于所述栅 区表面上的栅极，所述源极91、漏极92和栅极分别通过金属前介质层15内的通孔与所述源 区、漏区和栅区81相连，形成欧姆接触。另外，本实施例中的HV-NMOS器件还包括，位于所述场氧化层10下方的ρ型降场 区161，该ρ型降场区161可与η型SOI层3形成双RESURF (Reduced SURface Field)结 构，在改善器件表面电场分布的同时，进一步降低HV-NMOS器件的导通电阻。当然，若没有该P型降场区161也是可以的，也能够实现本发明实施例中的增加单位厚度的埋氧层所承 担的耐压能力的效果。其中，ρ型阱区41形成该HV-NMOS器件的沟道区，通过栅氧化层12与栅区81构 成的MOS结构，对该HV-NMOS器件的阈值电压进行控制；η型阱区31形成该HV-NMOS器件 的漏极缓冲区，对漂移区的电场分布进行调制。该HV-NMOS器件的漏极92处接高电压时，器件埋氧层2表面上的两个相邻的η+ 掺杂区之间便会形成空穴反型层，同时η+掺杂区临近埋氧层界面处形成电离N+区，空穴反 型层和电离N+区的正电荷作用增强了埋氧层2的电场，降低了 SOI层3电场，使得在器件 发生击穿时，单位厚度的埋氧层上可承担更高的纵向耐压，从而可在保证高电压和高功率 的情况下，通过减小埋氧层的厚度而达到减小该HV-NMOS器件自热效应的目的。为了说明本实施例中的HV-NMOS器件的效果，参见图5和图6，图5中为本实施例 中的HV-NMOS器件击穿时的等势线分布图，相邻的两等势线间的电势差为5V，图中相邻η+ 掺杂区间的间距为1. 5 μ m，η+掺杂区的高度为0. 2 μ m，宽度为0. 5 μ m，从图中可以看出，该 HV-NMOS器件具有较为均勻的等势线分布，并且，埋氧层内的等势线分布密集，SOI层内的 等势线分布较疏松。图6为本发明实施例的HV-NMOS器件与现有技术中的常规HV-NMOS器件击穿时漏 端纵向电场分布图。从图中可以看出，发生击穿时，本发明实施例中的HV-NMOS器件埋氧层 2中的电场达到7. 0E6V/cm,而常规HV-NMOS器件埋氧层2中的电场仅为9. 2E5V/cm ；同时， 埋氧层2与η型SOI层3界面处的硅电场由常规HV-NMOS器件的3. 04E5V/cm降低到本发 明实施例HV-NMOS器件的2. 03E5V/cm。因此，从图5和图6中可以看出，本发明实施例的HV-NMOS器件单位厚度的埋氧层 承担的耐压提高了，SOI层所承担的电场明显减弱了。需要说明的是，上述各区域中若掺杂类型为η型，掺杂离子可为磷或其他五价元 素，若掺杂类型为P型，掺杂离子可为硼或其他三价元素。本实施例中所述“S0I层3表面内”是指由SOI层3表面向下延伸的一定深度的区 域，该区域属于SOI层3的一部分；所述“埋层2表面上”是指由埋氧层2表面向上的区域， 该区域不属于埋氧层2本身，其它描述所表示的意思也可以此类推。另外，本实施例中的栅区81至少包括栅多晶硅层，本发明其他实施例中，所述栅 区还可以包括掺杂多晶硅、或者由多晶硅和多晶硅上的金属硅化物组成的叠层。 参见图3，本发明实施例中的HV-PMOS器件包括位于所述SOI层3表面内的η型阱区32和ρ型阱区42 ；位于所述η型阱区32表面内的源区，所述源区包括ρ型重掺杂区62和η型重掺 杂区53 ；位于所述ρ型阱区42表面内的漏区，所述漏区包括ρ型重掺杂区63 ；位于所述ρ型阱区42和η型阱区32之间的SOI层3表面内的场氧化层10，用于 调节该HV-PMOS器件的表面场；覆盖于所述部分ρ型重掺杂区62和η型阱区32表面上的栅氧化层12 ；位于所述栅氧化层12表面上，并部分跨接于所述场氧化层表面上的栅区81 ；位于所述源区表面上的源极93，位于所述漏区表面上的漏极94，以及位于所述栅
8区表面上的栅极，所述源极93、漏极94和栅极分别通过金属前介质层15内的通孔与所述源 区、漏区和栅区81相连，形成欧姆接触；其中，η型阱区32形成该HV-PMOS器件的沟道区，通过栅氧化层12与栅区81构 成的MOS结构，对该HV-PMOS器件的阈值电压进行控制；ρ型阱区42形成该HV-PMOS器件 的漏极缓冲区，对漂移区的电场进行调制。另外，该HV-PMOS器件还包括，位于所述栅氧化层12和场氧化层10下方的ρ型降 场区162，该ρ型降场区162作为HV-PMOS器件的漏扩展区，该漏扩展区一端与ρ型阱区42 相接，另一端与η型阱区32保持一定距离或相连。当该HV-PMOS器件源端接高电位承受高耐压时，从漏极的PN结(ρ型阱区42/ η型SOI层3组成的PN结)开始耗尽，其耗尽机理与HV-NMOS相似，所以在相同条件下该 HV-PMOS器件可与HV-NMOS器件达到相同的耐压，从而使器件具有更好匹配度，满足高压电 平位移电路对高压器件的耐压需求。当该HV-PMOS器件处于开态时，该HV-PMOS器件可通过ρ型重掺杂区62、η型阱区 32的表面反型层、η型SOI层3表面积累层、ρ型降场区162、ρ型阱区42和ρ型重掺杂区 63形成空穴导电通路。与上述HV-NMOS器件的原理类似，该HV-PM0S器件发生击穿时，单位厚度的埋氧层 上可承担更高的纵向耐压，从而可在保证高电压和高功率的情况下，通过减小埋氧层的厚 度而达到减小该HV-PMOS器件自热效应的目的。参见图3，本发明实施例中的Field-PMOS器件与上述HV-PMOS器件不同的是，该 Field-PMOS器件不包括薄的栅氧化层12，其场氧化层10直接与η型阱区32表面内的ρ型 重掺杂区62以及ρ型阱区42表面内的ρ型重掺杂区63相接，栅区82只位于场氧化层10 上，并且P型降场区162只位于场氧化层10下方，该ρ型降场区162作为该Field-PMOS器 件的漏扩展区，该漏扩展区一端与P型阱区42相接，另一端与η型阱区32保持一定距离或 相接。也就是说，该Field-PMOS器件与上述HV-PMOS器件的主要不同是，HV-PMOS器件 的栅氧为较薄的栅氧化层12，而该Field-PMOS器件的栅氧为场氧化层10，并且场氧化层下 方覆盖有P型场区13，为器件提供连续的空穴导电通路。其中，η型阱区32形成该Field-PMOS器件的沟道区，通过场氧化层10与栅区82构 成的MOS结构，对该Field-PMOS器件的阈值电压进行控制；ρ型阱区42形成该Field-PMOS 器件的漏极缓冲区，对漂移区的电场进行调制。该Field-PMOS器件的场氧化层10也可用 于调节器件本身的表面场。参见图3，本发明实施例中的LIGBT器件包括位于SOI层3表面内的ρ型阱区43和η型阱区33 ；位于所述ρ型阱区43表面内的ρ型重掺杂区64和η型重掺杂区54，位于所述η 型阱区33表面内的ρ型重掺杂区65 ；位于所述ρ型阱区43和η型阱区33之间的SOI层3表面内的场氧化层10，用于 调节该LIGBT器件的表面场；覆盖于所述部分η型重掺杂区M和ρ型阱区43表面上的栅氧化层12 ；位于所述栅氧化层12表面上，并部分跨接于所述场氧化层10表面上的栅区81，与栅区材料类似，所述栅区81至少包括栅多晶硅层，也可以包括掺杂多晶硅、或者由多晶硅 和多晶硅上的金属硅化物组成的叠层；位于所述ρ型重掺杂区64和η型重掺杂区M表面上的发射极95，位于所述ρ型 重掺杂区65表面上的集电极96，所述发射极95通过金属前介质层15内的通孔与ρ型重掺 杂区64和η型重掺杂区M形成欧姆接触，同样的，所述集电极96也是通过金属前介质层 15内的通孔与所述ρ型重掺杂区65相连，形成欧姆接触。另外，还可以包括位于所述场氧化层10下方的ρ型降场区163，该ρ型降场区163 可与SOI层3形成双RESURF结构，与HV-NMOS器件中的ρ型降场区161类似，该ρ型降场 区163也是可有可无的。其中，ρ型阱区43形成该LIGBT器件的沟道区，通过栅氧化层12与栅区81构成 的MOS结构，对该LIGBT器件的阈值电压进行控制；η型阱区33形成该LIGBT器件的集电 极缓冲层，通过对η型阱区33参数的设计，可对该LIGBT器件的导通电阻和开关损耗进行 优化。当该LIGBT器件的集电极96处接高压时，器件埋氧层2表面上的两个相邻的η+ 掺杂区之间便会形成空穴反型层，同时η+掺杂区临近埋氧层界面处形成电离N+区，空穴反 型层和电离N+区的正电荷作用增强了埋氧层2的电场，降低了 SOI层3电场，使得在器件 发生击穿时，单位厚度的埋氧层上可承担更高的纵向耐压，从而可在保证高电压和高功率 的情况下，通过减小埋氧层的厚度而达到减小该LIGBT器件自热效应的目的。参见图3，本发明实施例中的低压CMOS器件包括低压NMOS器件和低压PMOS器件， 具体的，该低压CMOS器件包括以下结构位于所述SOI层表面内的ρ型阱区44和η型阱区34，所述ρ型阱区44形成低压 NMOS器件的沟道区，所述η型阱区34形成低压PMOS器件的沟道区；位于所述ρ型阱区44表面内的η型重掺杂区55，位于所述η型阱区34表面内的 P型重掺杂区66，其中，所述η型重掺杂区55形成低压NMOS的源区和漏区，所述ρ型重掺 杂区66形成低压PMOS的源区和漏区；位于所述低压NMOS和低压PMOS源区和漏区之间的栅氧化层12，位于所述栅氧化 层12上的栅区83 ；位于所述η型重掺杂区55和P型重掺杂区66之间、跨越ρ型阱区44和η型阱区 34的场氧化层10 ；位于所述低压NMOS器件场氧化层下的ρ型场区13，该ρ型场区13可用于防止低 压NMOS器件寄生场管的开启；另外，该低压CMOS器件还包括，分别通过金属前介质层15内的通孔与所述源区、 漏区和栅区83形成欧姆接触的源极、漏极和栅极(图3中的源极和漏极均用标号97表示， 本领域技术人员能够理解，这里不做详细区分)。同样的，该低压CMOS器件中的η+掺杂区的作用，与以上各器件中的η+掺杂区的 作用类似，可用于提高单位厚度的埋氧层的耐压，并降低器件的自热效应，这里不再赘述。参见图3，本发明实施例中的NPN和PNP器件的埋氧层2表面上具有连续的η+掺 杂区，即第二类η+掺杂区，下面分别对NPN和PNP器件的结构进行详细描述。本实施例的NPN器件包括
位于所述SOI层3表面内的ρ型阱区45和η型阱区35，所述ρ型阱区45形成该 纵向NPN晶体管的基区，η型阱区35形成该纵向NPN晶体管的集电极延伸区，可降低集电 区表面场和集电区电阻；位于所述ρ型阱区45表面内的ρ型重掺杂区67和η型重掺杂区56，位于所述η 型阱区35表面内的η型重掺杂区57 ；通过金属前介质层15内的通孔与所述ρ型重掺杂区67形成良好的欧姆接触的基 极98，通过金属前介质层15内的通孔与所述η型重掺杂区56相连的发射极99，通过金属 前介质层15内的通孔与所述η型重掺杂区57相连的集电极910 ；位于所述η型重掺杂区56和η型重掺杂区57之间的SOI层表面内的场氧化层 10 ；位于ρ型阱区45中的场氧化层10下的ρ型场区13，可用于防止横向寄生NPN晶
体管开启。该NPN晶体管埋氧层2表面上的单一连续的η+掺杂区172的作用与η型阱区35 的作用类似，均可降低该NPN器件的集电极电阻。本发明实施例中的低压PNP器件包括位于所述SOI层3表面内的η型阱区36和集电极ρ型重掺杂区69，该η型阱区 36形成该低压PNP器件的基区；位于η型阱区36表面内的ρ型重掺杂区68和η型重掺杂区58 ；位于所述ρ型重掺杂区68与集电极ρ型重掺杂区69之间的SOI层3表面内的场 氧化层10 ；位于所述场氧化层10下方的ρ型降场区164，所述η型阱区36与所述ρ型降场 区164保持一定距离或相接，所述ρ型重掺杂区69与所述ρ型降场区164相接，或ρ型重 掺杂区69在ρ型降场区164内，所述ρ型降场区164为该低压PNP器件的集电极扩展区， 可降低集电极电阻；通过金属前介质层15内的通孔，分别依次与所述η型重掺杂区58、ρ型重掺杂区 68、集电极ρ型重掺杂区69相连的基极911、发射极912和集电极913。该低压PNP晶体管埋氧层2表面上的单一连续的η+掺杂区172的作用是，产生向 上的内建空穴排斥场，增加集电极的空穴吸收效率。参见图3，与上述低压PNP晶体管不同的是，本发明实施例中的高压PNP晶体管 (HV-PNP)在SOI层3表面内增加了 ρ型阱区46，该ρ型阱区46形成了该HV-PNP晶体管的 集电极延伸区，同时，该HV-PNP晶体管将单一连续的第二类η+掺杂区172分解成间隔排列 的第一类η+掺杂区171，并且，作为HV-PNP晶体管集电极扩展区的ρ型降场区164不再与 η型阱区36和ρ型重掺杂区69相接，而是与ρ型阱区46和场氧化层10相接，这里的ρ型 降场区164也是用来形成HV-PNP器件的集电极扩展区。当该HV-PNP晶体管承受高压时，其开发射极(BVcbq)的耐压机理与HV-PM0S器件 的耐压机理相同，使得本发明提供的HV-PMOS、HV-NMOS与HV-PNP在相同耐压区长度下可达 到基本上相同的击穿电压。从图3中可以看出，在各个器件之间的介质隔离区14上也具有场氧化层10，其作 用是用于低压器件的隔离，而位于高压器件漂移区上方的场氧化层10，则是用来调节器件
11的表面场。需要说明的是，本发明实施例所述的SOI器件中的上述各个器件的η+掺杂区的高 度均低于P型阱区(图3中标号41-46所示)和η型阱区(图3中标号31-36所示)的结 深，也就是说，所述P型阱区和η型阱区内均不能包括η+掺杂区。并且，从以上描述中可知，不同器件中的ρ型场区13的作用不同，对于Fie 1 d-PMOS 器件，所述P型场区13与ρ型重掺杂区62相连，为空穴提供连续导电通路；对于低压NMOS 晶体管，所述ρ型杂质场区13可增加寄生MOS管阈值，防止寄生MOS场管开启；对于纵向 NPN管，所述ρ型杂质场区13可防止横向NPN开启。但是，不论作用如何，所述ρ型杂质场 区13的掺杂浓度均大于ρ型杂质阱区(如图3中标号44、45所示)和η型杂质阱区(如 图3中标号32所示)的掺杂浓度。同时，需要说明的是，上述各器件中的ρ型降场区(如图3中标号161-164所示) 的结深均小于P型阱区(如图中标号42、46所示)的结深，也就是说，HV-PMOS、Fi el d-PMOS 器件中的P型降场区162的结深小于ρ型阱区42的结深，HV-PNP器件中的ρ型降场区164 的结深小于P型阱区46的结深，同样的，若HV-NMOS和LIGBT器件中若存在ρ型降场区161 和163，则该ρ型降场区161和163的结深也应小于ρ型阱区41和43的结深。综上所述，本发明实施例在具有埋氧层电荷岛的SOI材料上成功集成了高压横向 η型LDMOS器件(HV-NMOS)，高压薄栅氧横向ρ型LDMOS器件(HV-PMOS)，厚栅氧ρ型LDMOS 器件(Field-PMOS)，横向绝缘栅极晶体管(LIGBT)，低压CMOS晶体管(低压NMOS和PM0S)， NPN、PNP晶体管，高压PNP晶体管，可满足于高性能芯片对于BCD器件的需求。本发明实施 例中的SOI器件单位厚度的埋氧层所承担的纵向耐压得到了较大的提高，使得该SOI器件 在满足高电压的要求的同时，埋氧层可以做的更薄，因此器件的自热效应降低，并且本发明 实施例中的器件工作功率也较高，可应用于50V-300V PDP驱动芯片中。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领 域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内 容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此， 凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单 修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种用于等离子显示屏驱动芯片的SOI器件，其特征在于，自下而上依次包括衬 底、埋氧层、η 型 SOI 层，所述 SOI 层中集成 HV-匪OS、HV-PMOS、Field-PMOS、LIGBT、CMOS、 NPN、PNP 和 HV-PNP 器件；其中，所述SOI层内具有η+掺杂区，位于η型SOI层与埋氧层界面处。
2.根据权利要求1所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，所述 η+掺杂区的掺杂浓度大于η型SOI层的掺杂浓度。
3.根据权利要求2所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，所述 HV-匪OS、HV-PMOS、FieId-PMOS、LIGBT、CMOS、NPN 和 HV-PNP 器件包括 ρ 型阱区和 η 型阱区， 所述PNP器件包括η型阱区；其中，所述η+掺杂区的高度低于所述ρ型阱区和η型阱区的结深。
4.根据权利要求3所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，η+掺 杂区包括第一类η+掺杂区，位于所述HV-匪0S、HV-PM0S、Field_PM0S、LIGBT、CM0S或HV-PNP 器件中至少一个器件对应的埋氧层区域，所述第一类n+掺杂区在沿衬底的方向上为长条 型间隔掺杂，包括多个间隔排列的子掺杂区。
5.根据权利要求4所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，η+掺 杂区包括第二类η+掺杂区，位于所述NPN或PNP器件对应的埋氧层区域，所述第二类η+掺 杂区在沿衬底的方向上为平面型连续掺杂，分布于NPN和/或PNP器件的整个面积之下。
6.根据权利要求1-5任一项所述的用于等离子显示屏驱动芯片的SOI器件，其特征在 于，所述埋氧层厚度范围为0. 1 μ m 1 μ m。
7.根据权利要求6所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，SOI器 件为50V 300V PDP列寻址和行扫描驱动芯片中的高压器件。
8.根据权利要求1所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，所述 HV-PMOS, Field-PMOS、PNP和HV-PNP器件的场氧化层下均具有ρ型降场区，在HV-PM0S、 Field-PMOS和HV-PNP器件中，所述ρ型降场区与ρ型阱区相连，可与η型阱区保持一定距 离或相连；在PNP器件中，所述ρ型降场区与η型阱区和集电极ρ型重掺杂区相连，或所述 集电极P型重掺杂区在所述P型降场区内。
9.根据权利要求8所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，所述 HV-NMOS和/或LIGBT器件的场氧化层下具有ρ型降场区。
10.根据权利要求8所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，所述 HV-PMOS, Field-PMOS和HV-PNP器件中的ρ型降场区的结深小于所述ρ型阱区的结深。
11.根据权利要求8-10任一项所述的用于等离子显示屏驱动芯片的SOI器件，其特征 在于，所述Field-PMOS器件的场氧化层下的η型阱区内，以及所述NPN器件和CMOS器件中 的NMOS器件的场氧化层下的ρ型阱区内均具有ρ型场区，所述ρ型场区的掺杂浓度均大于 所述η型阱区和ρ型阱区的掺杂浓度。
全文摘要
本发明实施例公开了一种用于等离子显示屏驱动芯片的SOI器件，自下而上依次包括衬底、埋氧层、n型SOI层，所述SOI层中集成HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS、NPN、PNP和HV-PNP器件；其中，所述SOI层内具有n+掺杂区，位于n型SOI层与埋氧层界面处。本发明在n型SOI层与埋氧层界面处，设置n型SOI层内的n+掺杂区，并且n+掺杂区的掺杂浓度大于n型SOI层的掺杂浓度，使得空穴反型层和电离N+区的正电荷作用增强了埋氧层电场，削弱了SOI层中的电场，使得器件发生击穿时，单位厚度的埋氧层可承担更高的纵向耐压，打破常规SOI高压器件纵向耐压限制。
文档编号H01L29/06GK102097441SQ20101059479
公开日2011年6月15日 申请日期2010年12月17日 优先权日2010年12月17日
发明者乔明, 叶俊, 张波, 李肇基, 罗波, 胡曦 申请人:电子科技大学