隧道场效应晶体管及其制造方法

专利名称：隧道场效应晶体管及其制造方法
技术领域：
本发明涉及一种具有III-V族化合物半导体纳米线的隧道场效应晶体管及其制造方法。
背景技术：
半导体微处理器(semiconductor microprocessor)及高集成电路 (IntegratedCircuit)是将金属-氧化膜-半导体(以下，称为“M0S (Metal Oxide Semiconductor) ”)场效应晶体管(以下，称为"FET (Field Effect Transistor)，，) 等元件集成在半导体基板上而制造的。一般而言，互补型M0SFET(以下，称为 "CMOS (Complementary Metal Oxide kmiconductor，互补金属氧化物半导体)”)成为集成电路的基本元件(开关元件)。半导体基板的材料主要使用作为IV族半导体的硅。通过使构成CMOS的晶体管小型化，可提高半导体微处理器及高集成电路的集成度及性能。使 CMOS小型化时存在的问题之一在于耗电量的增大。作为耗电量增大的主要原因，可举出能够搭载在一个微芯片(microchip)上的CMOS的数量增加、以及所致的短信道效应所致的漏电流(leak current)增大这两个。其中，漏电流的增大会导致供给电压的增大。因此，对于各CMOS，必须抑制漏电流，使动作电压(operating voltage)降低。作为表示CMOS的开关特性的指标，使用亚阈值(subthreshold) (mV/位)。亚阈值相当于用来使MOSFET成为ON(导通)状态的最低驱动电压。现有的MOSFET的开关特性是基于电子及正孔(载流子)的扩散现象。因此，现有的MOSFET中，亚阈值斜率的理论上的最小值为60mV/位，未能实现表示比它还小的亚阈值的开关特性。作为超过此物理上的理论极限而在更小的亚阈值下动作的开关元件，报告了隧道 FET (以下，称为 “TFET (Tunnel Field Effect Transistor，隧道场效应晶体管)”)(例如， 参照非专利文献1、2)。TFET不带来短信道效应，且可在低电压下实现高0N/0FF (导通/断开)比，因此被认为是下一代开关元件有力的候补。近年来，报告了使用纳米线的TFET(例如，参照专利文献1 4)。专利文献1中记载着具有包含η型掺杂区域(源极/漏极区域)、非掺杂区域(信道区域)及P型掺杂区域(漏极/源极区域)的纳米线的TFET。在非掺杂区域(信道区域)上形成着栅极介电层(gate dielectric layer)，栅极电极配置在栅极介电层上。该 TFET可通过如下方式制作在纳米线的第一区域内掺杂η型掺杂剂而形成源极/漏极区域，在第二区域内掺杂P型掺杂剂而形成漏极/源极区域。专利文献2 4中记载着具有包含η型掺杂区域(源极/漏极区域)、非掺杂/低掺杂区域(信道区域)及P型掺杂区域(漏极/源极区域)的纳米线的TFET。在非掺杂 /低掺杂区域(信道区域)上形成着栅极介电层，栅极电极配置在栅极介电层上。该TFET 中，在源极区域与信道区域的接合界面产生隧道现象。该TFET可通过如下方式制作在使用置于基板表面的金属催化剂而使纳米线生长之后，掺杂η型或ρ型掺杂剂，从而形成源极区域、信道区域及漏极区域。
现有技术文献专利文献1 美国专利申请公开第2005/0274992号专利文献2 日本专利特开2008-72104号公报专利文献3 日本专利特开2008-103702号公报专利文献4 日本专利特开2008-252086号公报非专利文献 1 =Bhuwalka, K. K.，Schulze, J. and Eisele, I.，“ Scaling the vertical tunnel FET with tunnel bandgap modulation and gate workfunction engineering" , IEEE transactions on electron devices, Vol. 52, No. 5, May(2005), pp. 909-917.非专利文献 2 Bhuwa lka, K. K.，Schulze, J. and Eisele, I.，"A simulation approach to optimize the electrical parameters of a vertical tunnel FET〃 , IEEE transactions on electron devices, Vol. 52, No. 7,July(2005), pp.1541-1547.

发明内容
发明需要解决的问题然而，专利文献1的技术具有无法导入新材料这一缺点。另外，专利文献2 4的技术中，纳米线的制作工序存在问题。这些技术中，因为是通过使用了金属催化剂的气相-液相-固相机制来制作纳米线，所以无法预防来自金属催化剂的影响。这些技术中，对TFET的各区域的导电型与杂质浓度进行了指定，但因金属催化剂会以杂质的形式掺进，因此实际上不可能制作出具有指定结构的纳米线。另外，这些技术中，采用了在产生隧道现象的异型区域(hetero section)对第一半导体及第二半导体使用各不相同的材料的技术。例如，在由IV族半导体构成的纳米线上制作由III-V族化合物半导体构成的纳米线的情况下，IV族半导体为无极性晶体结构，III-V族化合物半导体为极性晶体结构，因此生长方向向多个方向发散。若采用如上所述对第一半导体及第二半导体使用各不相同的材料的技术，那么纳米线的生长方向向多个方向发散，但专利文献2 4 中并未公开解决此问题的技术。本发明是鉴于上述问题而完成，其目的在于提供一种可在较小的亚阈值(小于等于60mV/位)下动作且可容易地制造的TFET及其制造方法。解决问题的技术方案本发明者发现，通过在IV族半导体基板的(111)面上制作由III-V族化合物半导体构成的纳米线，并使用所获得的半导体结构物来制作TFET，可以解决上述问题，进而经过研究后完成了本发明。S卩，本发明的第一发明涉及以下的隧道场效应晶体管(TFET)及开关元件。[1] 一种隧道场效应晶体管，包含IV族半导体基板，具有(111)面，且掺杂为第一导电型；III-V族化合物半导体纳米线，配置在所述IV族半导体基板的(111)面上，且包含连接于所述IV族半导体基板的(111)面的第一区域、及掺杂为与所述第一导电型不同的第二导电型的第二区域；源极电极或漏极电极，不与所述III-V族化合物半导体纳米线接触，且连接于所述IV族半导体基板；漏极电极或源极电极，连接于所述III-V族化合物半导体纳米线的第二区域；及栅极电极，使电场作用于所述IV族半导体基板的(111)面与所述III-V族化合物半导体纳米线的界面。[2] 一种隧道场效应晶体管，包含IV族半导体基板，包含具有(111)面的第一区域、及掺杂为第一导电型的第二区域；III-V族化合物半导体纳米线，配置在所述IV族半导体基板的第一区域的(111)面上，且未经掺杂，或者掺杂为与所述第一导电型不同的第二导电型；源极电极或漏极电极，连接于所述III-V族化合物半导体纳米线；漏极电极或源极电极，不与所述III-V族化合物半导体纳米线接触，且连接于所述IV族半导体基板的第二区域；及栅极电极，使电场作用于所述III-V族化合物半导体纳米线与所述IV族半导体基板的(111)面的界面。[3]根据[1]或[2]所述的隧道场效应晶体管，其中所述IV族半导体为硅或锗，所述 III-V 族化合物半导体为 InAsJnP、GaAs、GaNJnSb、GaSb、AlSb、AlGaAsJnGaAsJnGaN、 AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, AllnSb、InGaAlN, AlInGaP, InGaAsP, GalnAsN、 InGaAlSb, InGaAsSb或AlInGaPSb，所述III-V族化合物半导体纳米线的长轴与于所述IV 族半导体基板的(111)面垂直。[4]根据[1]至[3]中任一项所述的隧道场效应晶体管，还包含配置在所述III-V 族化合物半导体纳米线的侧面的栅极介电膜，所述栅极电极配置在所述栅极介电膜上。[5]根据[1]至W]中任一项所述的隧道场效应晶体管，其中所述IV族半导体基板的(111)面与所述III-V族化合物半导体纳米线的界面上无位错且无缺陷。[6] 一种开关元件，其包含[1]至[5]中任一项所述的隧道场效应晶体管。另外，本发明的第二发明涉及以下的隧道场效应晶体管(TFET)的制造方法。[7] 一种隧道场效应晶体管的制造方法，用于制造包含IV族半导体基板及III-V 族化合物半导体纳米线的隧道场效应晶体管，该方法包括如下步骤准备基板，该基板包含具有(111)面的IV族半导体基板、及被覆所述(111)面且具有开口部的绝缘膜；对所述基板进行低温热处理，使所述开口部内露出的所述(111)面为(111) 1X1面；在低温条件下对所述基板供给III族原料或V族原料，将所述开口部内露出的所述(111)面转换为(111) A面或(Ill)B面；使III-V族化合物半导体纳米线从所述开口部内露出的所述(111)面生长；形成栅极电极；及以不与所述III-V族化合物半导体纳米线接触的方式在所述IV族半导体基板上形成源极电极或漏极电极，且在所述III-V族化合物半导体纳米线上形成漏极电极或源极电极。[8]根据[7]所述的制造方法，还包括如下步骤在对所述基板进行低温热处理的步骤之前，通过对所述基板进行高温热处理，将形成在所述IV族半导体基板的表面的自然氧化膜去除。[9]根据[7]或[8]所述的制造方法，还包括如下步骤通过对转换为所述(111) A面或所述(Ill)B面的(111)1X1面交替供给V族原料与III族原料，形成III-V族化合物半导体的薄膜。[10]根据[7]至[9]中任一项所述的制造方法，其依序或同时进行使所述(111) 面为(111)1X1面的步骤、与将所述(111)面转换为所述(Ill)A面或(Ill)B面的步骤。[11]根据[7]至[10]中任一项所述的制造方法，其中所述IV族半导体为硅或锗；所述III族原料是包含硼、铝、镓、铟或钛的气体；所述V族原料是包含氮、磷、砷、锑或铋的气体；所述 III-V 化合物半导体为 InAs, InP、GaAs, GaN, InSb, GaSb, AlSb, AlGaAs,InGaAs,InGaN,AlGaN,GaNAs,InAsSb,GaAsSb,InGaSb,AlInSb,InGaAlN,AlInGaP,InGaAsP, GaInAsN, InGaAlSb, hGaAsSb 或 AUnGaPSb。[12]根据[7]至[11]中任一项所述的制造方法，其中被覆所述(111)面的绝缘膜是所述IV族半导体基板的表面的热氧化膜。发明的效果根据本发明，可容易地制造能够在较小的亚阈值(小于等于60mV/位)下动作的 TFET(开关元件)。通过使用本发明的TFET，可一面抑制半导体微处理器及高集成电路的耗电量的增大，一面提高半导体微处理器及高集成电路的集成度及性能。


图1是当使基板温度上升时、及使基板温度从高温下降时所产生的硅表面的重建结构(表面原子的排列周期发生变化的现象)的分类图。图2A是表示(111)面的示意图。图2B是表示(111)1X1面的示意图。图3A是硅基板及GaAs纳米线的剖面照片。图是图3A中由虚线包围的区域的放大照片。图3C是图:3B中由虚线包围的区域的傅立叶变换图。图4是表示实施方式1的TFET的结构的剖面图。图5是表示实施方式1的TFET的制造工序的示意图。图6是实施方式1的TFET的能带结构示意图。图7是表示实施方式2的TFET的结构的剖面图。图8是实施方式2的TFET的能带结构示意图。图9是表示实施方式3的TFET的结构的剖面图。图10是表示实施方式3的TFET的制造工序的示意图。图11是实施方式3的TFET的能带结构示意图。图12是表示实施方式4的TFET的结构的剖面图。图13是实施方式4的TFET的能带结构示意图。图14是表示实施方式5的TFET的结构的剖面图。图15是表示实施方式5的TFET的制造工序的示意图。图16是周期性地排列着GaAs纳米线的硅基板的扫描式电子显微镜照片。图17是表示测定电流电压特性时所使用的设备的结构的剖面图。图18A是表示形成在η型硅基板上的InAs纳米线的电流电压曲线的图表。图18Β 是η型硅及InAs纳米线的能带结构示意图。图19Α是表示形成在η型硅基板上的GaAs纳米线的电流电压曲线的图表。图19Β 是η型硅及GaAs纳米线的能带结构示意图。图20Α是表示仿真时使用的本发明的TFET的结构的剖面图。图20Β是表示通过仿真而获得的TFET的电特性的图表。图21是表示实施例2中制作的TFET的结构的剖面图。图22是表示实施例2中制作的TFET的电特性的图表。符号的说明100、200、300、400、500、700、800 =TFET
110、310、510、710、810 :p 型硅基板120、820:绝缘膜130、220、320、420、620、720、830 :III_V 族化合物半导体纳米线132、222、722 :III_V族化合物半导体纳米线的第一区域134,224,724 III-V族化合物半导体纳米线的第二区域140、330、730、840 栅极介电膜150、630、860 绝缘保护膜160,340,870 源极电极170,350,880 漏极电极180、360、740、850 栅极电极210,410,610 :n 型硅基板312 :p型硅基板的第一区域313,413 :(111) M314 :p型硅基板的第二区域412 :n型硅基板的第一区域414 :n型硅基板的第二区域512 硅层832 =InAs纳米线的第一区域8；34 =InAs纳米线的第二区域640:第一电极650:第二电极
具体实施例方式1.本发明的隧道场效应晶体管本发明的隧道场效应晶体管(TFET)包含IV族半导体基板、III-V族化合物半导体纳米线、源极电极、漏极电极及栅极电极。也可在一个IV族半导体基板上形成多个TFET。 本发明的TFET的特征在于IV族半导体基板的(111)面及III-V族化合物半导体纳米线形成接合界面。本发明的TFET中，在该接合界面上产生隧道现象。IV族半导体基板为硅基板或锗基板等具有由IV族半导体构成的(111)面的基板。 IV族半导体基板例如为硅(111)基板或硅(100)基板。在IV族半导体基板为硅(100)基板的情况下，除(100)面之外还形成着(111)面(参照实施方式3、4)。另外，IV族半导体基板也可以是具有端面为(111)面的IV族半导体层的IV族半导体基板(参照实施方式5)。IV族半导体基板可掺杂为η型或ρ型。此时，既可以是基板整体掺杂，也可以是仅基板的一部分掺杂。另外，也可以在IV族半导体基板的表面形成绝缘膜。绝缘膜可例如包括氧化硅膜、氮化硅膜。III-V族化合物半导体纳米线是由III-V族化合物半导体构成的直径为2 lOOnm、长度为50nm IOym的结构体。III-V族化合物半导体纳米线是以其长轴与(111) 面垂直的方式配置在IV族半导体基板的(111)面上。III-V族化合物半导体可以是由两种元素构成的半导体、由三种元素构成的半导体、由四种元素构成的半导体、由四种以上的元素构成的半导体之中的任一个。作为由两种元素构成的III-V族化合物半导体，可例如包括InAsJnP、GaAs、GaN、InSb、fe^b及ABb。作为由三种元素构成的III-V族化合物半导体， 可例如包括 AlGaAs、InGaAs、InGaN,AIGaN,GaNAs、InAsSb、GaAsSb、InGaSb 及 AUnSb。作为由四种以上的元素构成的III-V族化合物半导体，可例如包括InGaAlN、AlInGaP、InGaAsP、 GaInAsN, InGaAl Sb, InGaAs Sb及AlInGaPSb。III-V族化合物半导体纳米线可掺杂为η 型或P型。此时，既可以是纳米线整体掺杂，也可以是仅纳米线的一部分掺杂。源极电极连接于本发明的TFET的源极区域，漏极电极连接于本发明的TFET的漏极区域。源极电极及漏极电极例如为Ti/Au合金膜或Ge/Au/Ni/Au合金膜等。源极电极及漏极电极的位置根据本发明的TFET的结构而变化。例如，在IV族半导体基板作为源极区域而发挥功能、III-V族化合物半导体纳米线的第一区域(与IV族半导体基板的(111)面接合)作为信道区域而发挥功能、III-V族化合物半导体纳米线的第二区域(除第一区域以外的区域)作为漏极区域而发挥功能的情况下，源极电极配置在IV族半导体基板上，漏极电极配置在III-V族化合物半导体纳米线的第二区域上(参照实施方式1、2)。另一方面，在III-V族化合物半导体纳米线作为源极区域而发挥功能、IV族半导体基板的第一区域(与III-V族化合物半导体纳米线接合)作为信道区域而发挥功能、IV族半导体基板的第二区域(除第一区域以外的区域)作为漏极区域而发挥功能的情况下，源极电极配置在 III-V族化合物半导体纳米线上，漏极电极配置在IV族半导体基板的第二区域上(参照实施方式3、4)。栅极电极可使电场作用于IV族半导体基板与III-V族化合物半导体纳米线的接合界面。通常，在信道区域(IV族半导体基板或III-V族化合物半导体纳米线)上配置栅极介电膜，栅极电极配置在所述栅极介电膜上。本发明的TFET中，优选为IV族半导体基板的(111)面与III-V族化合物半导体纳米线的接合界面上无位错且无缺陷，但也可包含少量的位错或缺陷。具体而言，所述接合界面上的错配位错(misfit dislocation)的周期只要大于根据所述IV族半导体与所述 III-V族化合物半导体的晶格失配(lattice mismatch)计算出的错配位错的周期即可。另外，所述接合界面上的贯穿位错(threadingdislocation)的密度只要在0 IOltl个/cm2的范围内即可。通过利用下述的本发明的TFET的制造方法来制造本发明的TFET，可制造出具有基本上无位错且无缺陷的接合界面的本发明的TFET。本发明的TFET中，IV族半导体基板的(111)面与III-V族化合物半导体纳米线的接合界面作为隧道层而发挥功能。如实施方式所示，本发明的TFET中，通过对栅极电极施加正或负偏压，使源极区域(IV族半导体基板或III-V族化合物半导体纳米线)内的载流子因隧道现象而移动到信道区域(III-V族化合物半导体纳米线或IV族半导体基板)内 (成为ON状态)。此动作相当于CMOS开关的η型或ρ型MOSFET的开关动作。因为接合界面的能障(energybarrier)高度根据构成III-V族化合物半导体纳米线的III-V族化合物半导体的种类而变化，所以可通过改变III-V族化合物半导体的种类，来任意控制ON状态所必需的供给电压。本发明的TFET可通过利用IV族半导体基板与III-V族化合物半导体纳米线的接合界面上产生的电势，而在小于等于60mV/位的亚阈值下动作(参照实施例)。通过将本发明的TFET用作开关元件，可削减半导体设备的消耗电力。其结果为，还可实现节能及环境
9负荷减轻。2.本发明的TFET的制造方法本发明的TFET的制造方法包括1)第一步骤，准备基板；幻第二步骤，使III-V族化合物半导体纳米线生长；幻第三步骤，形成栅极电极；及4)第四步骤，形成源极电极及漏极电极。本发明的TFET的制造方法的主要特征在于不使用催化剂，在IV族半导体基板的(111)面上形成III-V族化合物半导体纳米线(第一步骤、第二步骤)。栅极电极的形成(第三步骤)、以及源极电极及漏极电极的形成(第四步骤)可适当应用现有的技术来进行。1)基板的准备第一步骤中，准备基板，该基板包含具有(111)面的IV族半导体基板、及被覆所述 (111)面的一部分的绝缘膜。IV族半导体基板只要具有(111)面即可，其种类无特别限定， 例如为η型硅(111)基板或P型硅(111)基板。在IV族半导体基板为不具有(111)面的基板(硅(100)基板等)的情况下，优选通过各向异性蚀刻(anisotropy etching)使(111) 面露出(参照实施方式3、4)。另外，IV族半导体基板也可为具有其端面为(111)面的IV 族半导体层的IV族半导体基板(参照实施方式5)。IV族半导体基板的(111)面由具有开口部的绝缘膜被覆。被覆(111)面的绝缘膜的材料只要为无机绝缘材料，则无特别限定。作为无机绝缘材料，可列举氧化硅、氮化硅等。 被覆(111)面的绝缘膜的厚度并无特别限定，例如为20nm左右即可。氧化硅膜例如可通过对硅基板进行热氧化而形成。当然，绝缘膜也可通过溅射法等一般的薄膜形成法而形成。在被覆IV族半导体基板的(111)面的绝缘膜上，形成着一个或两个以上用来供 III-V族化合物半导体纳米线生长的开口部。开口部可通过使用电子束光刻技术(electron beam lithography)、或光刻技术、纳米压印光刻技术(nanoimprint lithography)等微细图案加工技术而形成。IV族半导体基板的(111)面通过开口部而露出在外部。开口部的形状并无特别限定，可任意决定。开口部的形状可例如为三角形、四角形、六角形及圆形。开口部的直径例如为2 IOOnm左右即可。若开口部的直径过大，则IV族半导体基板的(111) 面与III-V族化合物半导体纳米线的接合界面上可能形成大量位错或缺陷。在将多个开口部周期性地排列于一个IV族半导体基板上的情况下，开口部的间隔为IOnm 数μ m左右即可。通常，IV族半导体基板的表面上形成着自然氧化膜。因为该自然氧化膜阻碍 III-V族化合物半导体纳米线的生长，所以优选将其去除。因此，优选为，在覆盖IV半导体基板的(111)面的绝缘膜上设置开口部之后，通过进行高温热处理，将形成在IV半导体基板的表面(在开口部内露出的(111)面)上的自然氧化膜去除。高温热处理在例如氢气或氮气、氩气等惰性气体环境中以约900°c的条件下进行热处理即可。通过进行这样的高温热处理，可将被覆通过开口部露出的(111)面的自然氧化膜去除，并且可从IV族半导体与自然氧化膜的界面的晶体结构中去除氧原子。III族原子或V族原子代替氧原子而吸附在该已去除氧原子的部位(下文叙述)。高温热处理后的(111)面是以1X1结构构成。然而，如果直接使基板的温度下降， 则像图1所示的分类(化合物半导体生长温度范围)那样，有不规则的原子排列形成在基板表面。然而，若使温度进一步下降到400°C左右，则基板表面再次恢复为1 X 1结构。因此， 本发明的制造方法中，在高温热处理后，暂使基板温度下降到低温(约400°C左右)。此处， 所谓“低温”是指比化合物半导体纳米线生长时所必需的温度低的温度。通过像这样使基板温度下降，可将IV族半导体基板的(111)2X1面转换为(111)1X1面。所谓“(111)2X1 面”是指如图2A所示、构成原子排列的最小单位成为2原子间隔Xl原子间隔的面。另一方面，所谓“(111) IX 1面”是指如图2B所示、构成原子排列的最小单位成为1原子间隔X 1 原子间隔的面。如下所述，IV族半导体基板的(111)1X1面通过III族元素或V族元素而转换为 (Ill)A面或(Ill)B面。此处，所谓“(lll)A面”是指表面配置着III族元素的面。另外， 所谓“(Ill)B面”是指表面配置着V族元素的面。通过将IV族半导体基板的(111)1X1面转换为(Ill)A面或(Ill)B面，使III-V 族化合物半导体容易从这个面生长。III-V族化合物半导体的(Ill)A面或(Ill)B面是以 (111)2X2面、即最小单位为2原子间隔X2原子间隔的周期构成的结构。因此，如果在IV 族半导体基板的表面上以比2原子间隔X2原子间隔小的最小单位来配置着III族元素或 V族元素，那么该表面上III-V族化合物半导体容易生长。另一方面，报告了如下内容通过对硅基板进行热处理而容易生成的(111)面的稳定结构为(111)7X7 面(Surf. Sci. Vol. 164, (1985) ,p. 367-392) 即便将(111)7X7 面转换为(Ill)A面或(Ill)B面，也成为其最小单位是7原子间隔X7原子间隔的排列周期。 这个最小单位大于III-V族化合物半导体的晶体结构中的排列周期的最小单位。因此，其表面上III-V族化合物半导体不易生长。用来使IV族半导体基板的(111)2X1面转换为(111) 1 X 1面的低温热处理在约 350 450°C (例如，约400°C)的温度下进行即可。低温热处理优选在氢气、氮气、氩气、氦气等惰性气体环境下进行。通过低温热处理将IV族半导体基板的(111)2X1面转换为(111)1X1面，并且将 III族原料或V族原料供给到IV半导体基板的表面，从而转换为(Ill)A面或(Ill)B面。 III族原料优选为包含硼、铝、镓、铟或钛(也可为有机金属化合物)的气体。III族原料例如为三甲基铟等有机烷基金属化合物。V族原料优选为包含氮、磷、砷、锑或铋(也可为有机金属化合物)的气体。V族原料例如为氢化砷(胂，AsH3)。III族原料或ν族原料的供给优选在400 500°C下进行。将IV族半导体基板的表面转换为(Ill)A面或(Ill)B面的工序既可以在将IV族半导体基板的表面转换为(111)1X1面的工序之后进行，也可以与转换为(111)1X1面的工序同时进行。即，也可以一面通过约400°c的低温热处理来将IV族半导体基板的(111) 面转换为(111)1X1面，一面还供给III族原料或V族原料，从而转换为(Ill)A面或(111) B面。如上所述，在以高温(例如900°C)对IV族半导体基板进行热处理而去除自然氧化膜时，可从(111)面上去除氧原子。若在已去除氧原子的状态下使其为(111)1X1面，则形成IV族元素之间的键断裂的部分。如图1所示，经过高温热处理之后的(111)面以1X1 结构构成，若直接使温度下降，则有各种不规则的周期的原子排列形成在表面。通过进一步使温度下降到400°c左右，(111)面恢复为1X1结构。已恢复的1X1结构在热力学上不稳定，若在此状态下供给III族元素或V族元素，则III族原子或V族原子以与最表面的IV 族原子(例如硅原子)置换的方式进行表面吸附，从而形成(Ill)A面或(Ill)B面。因此， 可相对较容易地获得(Ill)A面或(Ill)B面。2) III-V族化合物半导体纳米线的制作第二步骤中，使III-V族化合物半导体纳米线从通过开口部露出的IV族半导体基板的(111)面生长。此时，优选在III-V族化合物半导体纳米线生长之前，通过交替原料供给调变法在IV族半导体基板的(111)面上形成III-V族化合物半导体的薄膜。[交替原料供给调变法]对IV族半导体基板交替提供包含III族元素的原料气体与包含V族元素的原料气体(以下，称为“交替原料供给调变法”)，在通过绝缘膜的开口部而露出的(Ill)A面或B面上形成III-V族化合物半导体的薄膜。基于该交替原料供给调变法进行的薄膜形成优选在比III-V族化合物半导体纳米线生长时所必需的温度低的温度下进行。例如，基于交替原料供给调变法进行的薄膜形成可在约40(TC进行，或者也可一面从40(TC起升温一面形成。具体而言，在IV族半导体基板上形成着(Ill)A面的情况下，首先供给包含III族元素的原料气体，其后，供给包含V族元素的原料气体。进而，交替重复供给包含III族元素的原料气体与包含V族元素的原料气体。另一方面，在IV族半导体基板上形成着(111) B面的情况下，首先供给包含V族元素的原料气体，其后，供给包含III族元素的原料气体。 进而，交替重复供给包含V族元素的原料气体与包含III族元素的原料气体。包含V族元素的原料气体的供给时间及包含III族元素的原料气体的供给时间分别为数秒左右即可。另外，优选在包含V族元素的原料气体的供给与包含III族元素的原料气体的供给之间，设置数秒的间隔(interval)。交替供给包含V族元素的原料气体与包含III族元素的原料气体，直到III-V族化合物半导体的薄膜达到所期望的厚度为止即可。 通过数次重复供给气体，而形成III-V化合物半导体的薄膜。该交替原料供给调变法还具有如下补偿效果即便在将IV族半导体基板的 (111)1X1面转换为(Ill)A面或(Ill)B面时存在未能转换的部位，也可再形成(Ill)A面或(Ill)B面。其原因在于，通过交替原料供给调变法，IV族元素与III族元素或V族元素
会键合。之后，为了使半导体纳米线生长而提高基板温度，但通过交替原料供给调变法所形成的III-V化合物半导体的薄膜防止吸附在基板上的III族元素或IV族元素因热而分离。[III-V族化合物半导体纳米线的形成]在形成III-V化合物半导体的薄膜之后，使III-V族化合物半导体纳米线从IIV 族半导体基板的(111)面穿过绝缘膜的开口部而生长。III-V族化合物半导体纳米线的生长可通过例如有机金属化学气相外延法(以下，也称为“MOVPE (Metal Organic Vapor Phase Epitaxy)法”)、或分子束外延法(以下，也称为 “MBE (Molecular Beam Epitaxy) 法”)等方法进行。优选为，III-V族化合物半导体纳米线的生长通过MOVPE法进行。利用MOVPE法的半导体纳米线的形成可使用通常的MOVPE装置进行。也就是说， 只要在规定的温度且减压条件下提供包含III族元素的原料气体及包含V族元素的原料气体即可。例如，在形成InAs纳米线时，在约讨01下提供包含氢化砷(AsH3)及三甲基铟的气体即可。另外，在形成GaAs纳米线时，在约750°C下提供包含氢化砷及三甲基镓的气体即可。通过以上的步骤能够使III-V族化合物半导体纳米线以其长轴与(111)面垂直的方式形成在IV族半导体基板的(111)面上。以这样的方式所形成的III-V族化合物半导体纳米线与IV族半导体基板的(111)面的接合界面上基本上无位错且无缺陷。图3是表示不存在错配位错及贯穿位错的接合界面的照片。此处，表示将绝缘膜的数值孔径(numerical aperture)设为20nm而在硅基板上形成GaAs纳米线的例子。图 3A是硅基板及GaAs纳米线的剖面照片(TEM(Transmission Electron Microscope，透射式电子显微镜)观察像)。图:3B是图3A中由虚线包围的区域的放大像(高分辨率TEM观察像)。图3C是图;3B中由虚线包围的区域的傅立叶变换图。如图3C所示，硅的(111)面与 GaAs的(-1-11)面的接合面一致且数量为53个，接合界面上不存在错配位错。而且，也不存在贯穿位错。硅与GaAs的晶格失配为3.9%，因此，通常以Snm的周期导入错配位错。相对于此，通过上述步骤来制作GaAs纳米线，可使错配位错的周期大于根据晶格失配计算出的错配位错的周期(8nm)(此情况下为无限大)。另外，可将接合界面上的贯穿位错的密度设为0 101°个/cm2的范围内(此情况下为0个/cm2)。所形成的III-V族化合物半导体纳米线也可进一步掺杂为η型或ρ型。例如，在利用MOVPE法形成III-V族化合物半导体纳米线的期间供给掺杂气体或掺杂有机金属，由此，可在III-V族化合物半导体纳米线中掺杂η型掺杂剂或ρ型掺杂剂。例如，可在利用 MOVPE法形成III-V族化合物半导体纳米线的第一区域之后，同时供给包含IV族原子的气体或有机金属材料、以及III-V族化合物半导体纳米线的材料，由此可形成作为第二区域的η型III-V族化合物半导体纳米线。同样，在形成III-V族化合物半导体纳米线的第一区域之后，同时供给包含VI族原子的气体或有机金属材料、以及III-V族化合物半导体纳米线的材料，由此可形成作为第二区域的P型III-V族化合物半导体纳米线。除此以外，还可以通过利用离子注入法将由IV族原子构成的离子打入相当于第一区域的III-V族化合物半导体纳米线中，由此可形成η型III-V族化合物半导体纳米线。同样，通过将由VI族原子构成的离子打入相当于第一区域的III-V族化合物半导体纳米线中，可形成ρ型III-V 族化合物半导体纳米线。3)栅极电极的形成第三步骤中，形成栅极电极。通常在本发明的TFET的信道区域(III-V族化合物半导体纳米线或IV族半导体基板)形成栅极介电膜，并在其上形成栅极电极。形成栅极介电膜的方法并无特别限定。例如，可使用ALD (Atomic Layer D印osition，原子层沉积)法等来形成由氧化硅(SiO2)、氧化铝(Al2O3)、氧化铪(HfO2)或氧化锆(ZrO2)构成的膜。另外， 形成栅极电极的方法并无特别限定。例如，可使用光刻法，以光阻膜来遮掩除电极形成预定部位以外的区域，蒸镀金或钼、钛、铬、铝、钯、钼等金属或多晶硅等半导体，去除(剥离)光阻膜。另外，也可在蒸镀钛之后，进而蒸镀金而叠层，从而形成双层结构的电极。4)源极电极及漏极电极的形成第四步骤中，形成源极电极及漏极电极。形成源极电极及漏极电极的方法并无特别限定。例如，可与栅极电极同样使用光刻法而形成。另外，也可在形成源极电极及漏极电极之前，形成保护III-V族化合物半导体纳米线、栅极介电膜及栅极电极的绝缘保护膜。绝缘保护膜是例如由绝缘树脂构成的膜。通过以上步骤，可制造本发明的TFET。本发明的TFET的制造方法中，因为不使用金属催化剂而形成III-V族化合物半导体纳米线，所以不受金属污染的影响而能够以高品质的晶体结构来形成设备。另外，本发明的TFET的制造方法中，通过适当选择IV族半导体及III-V族化合物半导体的种类，无需使用精密的掺杂技术，便可制造出具有所期望的特性的TFET。此外，本发明的TFET的制造方法中，在形成由MGaAs等混晶半导体构成的纳米线的情况下，仅通过改变h组成便使接合界面的能带不连续性(band discontinuity)显现出彼此相反的性质。因此，通过利用这种性质，仅需使III-V族化合物半导体纳米线生长一次，便可制造出显现不同开关特性的 TFET0以下，参照附图，更详细地说明本发明的隧道场效应晶体管(TFET)。(实施方式1)实施方式1中，表示使用高掺杂为ρ型的硅(111)基板而制作出的本发明的TFET 的例子。图4是表示实施方式1的TFET的结构的剖面图。如图4所示，实施方式1的 TFET100包含高掺杂为ρ型硅基板110、绝缘膜120、III-V族化合物半导体纳米线130、栅极介电膜140、绝缘保护膜150、源极电极160、漏极电极170及栅极电极180。III-V族化合物半导体纳米线130由未经掺杂的第一区域132及高掺杂为η型的第二区域134构成。硅基板110是高掺杂为ρ型的硅(111)基板。绝缘膜120是至少被覆ρ型硅基板110的两个面中的配置着III-V族化合物半导体纳米线130的面((111)面)的绝缘性膜。绝缘膜120是例如膜厚为20nm的氧化硅 (SiO2)膜。在ρ型硅基板110的另一面(未配置III-V族化合物半导体纳米线130的面) 上，既可形成绝缘膜120，也可不形成绝缘膜120。因为ρ型硅基板110与III-V族化合物半导体纳米线130、及ρ型硅基板110与源极电极160直接接触而形成界面，所以该界面上不存在绝缘膜120。III-V族化合物半导体纳米线130是例如直径20nm、长度300nm的由III-V族化合物半导体构成的纳米线。III-V族化合物半导体纳米线130是以其长轴与所述(111)面大致垂直的方式而配置在P型硅基板110的(111)面上。III-V族化合物半导体纳米线的第一区域132(本征半导体)比第二区域134 (η型半导体)更靠近ρ型硅基板110侧(ρ型半导体)。III-V族化合物半导体纳米线的第一区域132和ρ型硅基板110的(111)面形成基本上无位错且无缺陷的接合界面。栅极介电膜140是被覆III-V族化合物半导体纳米线130的侧面(除两端面以外的所有面)的绝缘膜。栅极介电膜140例如为铝酸铪(HfAlOx)膜等高介电膜。绝缘保护膜150是被覆III-V族化合物半导体纳米线130、栅极介电膜140及栅极电极180的由绝缘树脂构成的膜。源极电极160配置在ρ型硅基板110上，且连接于ρ型硅基板110 (ρ型半导体)。 源极电极160是例如形成在ρ型硅基板110上的Ti/Au合金膜。源极电极160既可配置在 P型硅基板110的两个面中的配置着III-V族化合物半导体纳米线130的面上，也可配置在硅基板的另一面(未配置III-V族化合物半导体纳米线130的面)上。漏极电极170配置在III-V族化合物半导体纳米线130及绝缘保护膜150上，且连接于III-V族化合物半导体纳米线的第二区域134 (η型半导体)。漏极电极170是例如配置在III-V族化合物半导体纳米线130及绝缘保护膜150上的Ti/Au合金膜或Ge/Au/ Ni/Au合金膜。栅极电极180以覆盖III-V族化合物半导体纳米线的第一区域132周围的方式而配置在栅极介电膜140上。栅极电极180是例如形成在栅极介电膜140上的Ti/Au合金膜。图5是表示实施方式1的TFET100的制造方法的示意图。以下，参照图5，对实施方式1的TFET100的制造方法进行说明。首先，如图5A所示，准备ρ型硅基板110。在该ρ型硅基板110上，通过热氧化法而形成由氧化硅(SiO2)构成的膜厚20nm的绝缘膜120。其次，如图5B所示，在ρ型硅基板 110上的绝缘膜120上，使用光刻法等而形成直径20nm的开口部122。然后，如图5C所示， 通过MOVPE法使III-V族化合物半导体纳米线130从通过开口部露出的ρ型硅基板110的 (111)面生长。此时，优选在III-V族化合物半导体纳米线130生长之前，通过交替原料供给调变法在P型硅基板110的(111)面上形成III-V族化合物半导体的薄膜。另外，在形成III-V族化合物半导体纳米线130之后，立即对III-V族化合物半导体纳米线的第二区域134实施掺杂，而形成未经掺杂的第一区域132及高掺杂为η型的第二区域134。最后， 如图5D所示，形成栅极介电膜140、绝缘保护膜150、源极电极160、漏极电极170及栅极电极 180。实施方式1的TFET100中，III-V族化合物半导体纳米线的第一区域132与硅基板 110的(111)面的接合面作为隧道层而发挥功能。如图6所示，本实施方式的TFET100中， 通过对栅极电极180施加正偏压，ρ型硅基板110内的载流子因隧道现象而移动到III-V族化合物半导体纳米线130内(成为ON状态)。这个动作相当于CMOS开关的η型MOSFET的开关动作。另外，因为接合界面的能障高度基于构成III-V族化合物半导体纳米线130的 III-V族化合物半导体的种类而变化，所以通过改变III-V族化合物半导体的种类，能够任意控制ON状态所需的供给电压。另外，因为用绝缘保护膜150被覆III-V族化合物半导体纳米线130的周围，所以还可将多个TFET100进行集成化。(实施方式2)实施方式2中，表示使用高掺杂为η型的硅(111)基板而制作的本发明的TFET的例子。图7是表示实施方式2的TFET的结构的剖面图。对与实施方式1的TFET相同的构成要素标注相同符号，并省略重复部分的说明。如图7所示，实施方式2的TFET200包含高掺杂为η型的硅基板210、绝缘膜120、 III-V族化合物半导体纳米线220、栅极介电膜140、绝缘保护膜150、源极电极160、漏极电极170及栅极电极180。III-V族化合物半导体纳米线220包含低掺杂为η型的第一区域 222及高掺杂为ρ型的第二区域224。硅基板210是高掺杂为η型的硅(111)基板。III-V族化合物半导体纳米线220是例如直径20nm、长度300nm的由III-V族化合物半导体构成的纳米线。III-V族化合物半导体纳米线220以其长轴与所述(111)面大致垂直的方式而配置在η型硅基板210的(111)面上。III-V族化合物半导体纳米线的第一区域222(η型半导体)比第二区域2Μ(ρ型半导体)更靠近硅基板210侧。III-V族化合物半导体纳米线的第一区域222和η型硅基板210的(111)面形成基本上无位错且无缺陷的接合界面。实施方式2的TFET200可通过与实施方式1的TFET100相同的步骤进行制作。实施方式2的TFET200中，III-V族化合物半导体纳米线的第一区域222与η型硅基板210的(111)面的接合面作为隧道层而发挥功能。如图8所示，本实施方式的TFET200 中，通过对栅极电极180施加负偏压，使η型硅基板210内的载流子因隧道现象而移动到 III-V族化合物半导体纳米线220内(成为ON状态)。这个动作相当于CMOS开关的ρ型 MOSFET的开关动作。另外，因为接合界面的能障高度基于构成III-V族化合物半导体纳米线220的III-V族化合物半导体的种类而变化，所以通过改变III-V族化合物半导体的种类，能够任意控制ON状态所需的供给电压。另外，因为用绝缘保护膜150被覆III-V族化合物半导体纳米线220的周围，所以还可将多个TFET200进行集成化。(实施方式3)实施方式3中，表示使用低掺杂为ρ型的硅(100)基板而制作的本发明的TFET的例子。图9是表示实施方式3的TFET的结构的剖面图。如图9所示，实施方式3的 TFET300包含低掺杂为ρ型的硅基板310、低掺杂为ρ型的III-V族化合物半导体纳米线 320、绝缘膜(栅极介电膜)330、源极电极340、漏极电极350及栅极电极360。绝缘膜330 的一部分区域也作为栅极介电膜而发挥功能。P型硅基板310包含未经掺杂的第一区域312 及高掺杂为η型的第二区域314。硅基板310是低掺杂为ρ型的硅(100)基板。在硅基板310的两个面中的配置着 III-V族化合物半导体纳米线320的面上，以相互邻接的方式形成着未经掺杂的第一区域 312(本征半导体)及高掺杂为η型的第二区域314 (η型半导体)。第一区域312不仅具有 (100)面，还具有(111)面313。III-V族化合物半导体纳米线320是例如直径20nm、长度300nm的由III-V族化合物半导体构成的纳米线。III-V族化合物半导体纳米线320以其长轴与所述(111)面大致垂直的方式而配置在硅基板的第一区域的(111)面313上。III-V族化合物半导体纳米线320和硅基板的第一区域的(111)面313形成基本上无位错且无缺陷的接合界面。绝缘膜330至少被覆硅基板的第一区域312的表面((100)面)的全部及第二区域314的表面((100)面)的一部分。如上所述，绝缘膜330的一部分区域作为栅极介电膜而发挥功能。绝缘膜(栅极介电膜)330例如为铝酸铪(HfAlOx)膜等高介电膜。源极电极340配置在硅基板310 (除第一区域312及第二区域314以外的区域) 上的绝缘膜330上，且连接于III-V族化合物半导体纳米线320。源极电极340是例如形成在绝缘膜330上的Ti/Au合金膜。漏极电极350配置在硅基板的第二区域314上，且连接于硅基板的第二区域314。 漏极电极350是例如配置在硅基板的第二区域314上的Ti/Au合金膜或Ge/Au/Ni/Au合金膜。栅极电极360配置在硅基板的第一区域312上的绝缘膜(栅极介电膜)330上。栅极电极360是例如形成在栅极介电膜(绝缘膜)330上的Ti/Au合金膜。图10是表示实施方式3的TFET300的制造方法的示意图。以下，参照图10，对实施方式3的TFET300的制造方法进行说明。首先，如图IOA所示，准备硅基板310。在该硅基板310上，形成着未经掺杂的第一区域312及高掺杂为η型的第二区域314。其次，如图IOB所示，对硅基板的第一区域312 进行各向异性蚀刻，使(111)面313露出。另外，通过热氧化法在硅基板310的表面上形成由氧化硅(SiO2)构成的膜厚20nm的绝缘膜330。在该绝缘膜330上，形成着开口部，以使硅基板的第一区域的(111)面313露出。然后，如图IOC所示，通过MOVPE法使III-V族化合物半导体纳米线320从第一区域的(111)面313通过开口部而生长。此时，优选在使 III-V族化合物半导体纳米线320生长之前，通过交替原料供给调变法在第一区域的(111) 面313上形成III-V族化合物半导体的薄膜。最后，如图IOD所示，形成源极电极340、漏极电极350及栅极电极360。本实施方式的TFET300中，III-V族化合物半导体纳米线320与硅基板的第一区域的(111)面313的接合面作为隧道层而发挥功能。如图11所示，本实施方式的TFET300 中，通过对栅极电极360施加正偏压，使III-V族化合物半导体纳米线320内的载流子因隧道现象而移动到硅基板的第一区域312内(成为ON状态)。这个动作相当于CMOS开关的 η型MOSFET的开关动作。另外，因为接合界面的能障高度基于构成III-V族化合物半导体纳米线320的III-V族化合物半导体的种类而变化，所以通过改变III-V族化合物半导体的种类，能够任意控制ON状态所需的供给电压。另外，本实施方式的TFET300还可以集成在当前通常所使用的硅(100)基板上。(实施方式4)实施方式4中，表示使用低掺杂为η型的硅(100)基板而制作的本发明的TFET的例子。图12是表示实施方式4的TFET的结构的剖面图。对与实施方式3的TFET相同的构成要素标注相同符号，并省略重复部分的说明。如图12所示，实施方式4的TFET400包含低掺杂为η型的硅基板410、未经掺杂的III-V族化合物半导体纳米线420、绝缘膜(栅极介电膜)330、源极电极340、漏极电极 350及栅极电极360。硅基板410包含未经掺杂的第一区域412及高掺杂为ρ型的第二区域 414。硅基板410是低掺杂为η型的硅(100)基板。在硅基板410的两个面中的配置着 III-V族化合物半导体纳米线420的面上，以相互邻接的方式形成着未经掺杂的第一区域 412 (本征半导体)及低掺杂为ρ型的第二区域414 (ρ型半导体)。第一区域412不仅具有 (100)面，还具有(111)面413。III-V族化合物半导体纳米线420是例如直径20nm、长度300nm的由III-V族化合物半导体构成的纳米线。III-V族化合物半导体纳米线420以其长轴与所述(111)面大致垂直的方式而配置在硅基板的第一区域的(111)面413上。III-V族化合物半导体纳米线420和硅基板的第一区域的(111)面413形成基本上无位错且无缺陷的接合界面。实施方式4的TFET400可通过与实施方式3的TFET300相同的步骤进行制作。本实施方式的TFET400中，III-V族化合物半导体纳米线420与硅基板的第一区域的(111)面413的接合面作为隧道层而发挥功能。如图13所示，本实施方式的TFET400 中，通过对栅极电极360施加负偏压，使III-V族化合物半导体纳米线420内的载流子因隧道现象而移动到硅基板的第一区域412内(成为ON状态)。这个动作相当于CMOS开关的 P型MOSFET的开关动作。另外，因为接合界面的能障高度基于构成III-V族化合物半导体纳米线420的III-V族化合物半导体的种类而变化，所以通过改变III-V族化合物半导体的种类，能够任意控制ON状态所需的供给电压。另外，本实施方式的TFET400还可以集成在当前通常所使用的硅(100)基板上。(实施方式5)实施方式5中，表示使用绝缘膜的开口部内具有硅层的硅基板而制作的本发明的 TFET的例子。图14是表示实施方式5的TFET的结构的剖面图。对与实施方式1的TFET相同的构成要素标注相同符号，并省略重复部位的说明。如图14所示，实施方式5的TFET500包含高掺杂为ρ型的硅基板510、绝缘膜120、 III-V族化合物半导体纳米线130、栅极介电膜140、绝缘保护膜150、源极电极160、漏极电极170及栅极电极180。硅基板510具有其表面为(111)面的硅层512。III-V族化合物半导体纳米线130包含未经掺杂的第一区域132及高掺杂为η型的第二区域134。硅基板510是高掺杂为ρ型的硅(111)基板。硅基板510中，在绝缘膜120的开口部内具有硅层512。硅层512是例如直径20nm(与开口部的直径相同)、厚度10nm(小于等于绝缘膜的厚度)的由硅构成的薄膜。硅层512与硅基板510同样地高掺杂为ρ型。另外，硅层512的表面为(111)面。III-V族化合物半导体纳米线130是例如直径20nm、长度300nm的由III-V族化合物半导体构成的纳米线。III-V族化合物半导体纳米线130配置在ρ型硅基板510的(111) 面上，更具体而言是配置在硅层512的表面((111)面)上。III-V族化合物半导体纳米线的第一区域132(本征半导体)比第二区域134(η型半导体)更靠近硅基板510侧。III-V 族化合物半导体纳米线的第一区域132和ρ型硅基板510的(111)面(更具体而言，为硅层512的(111)面)形成基本上无位错且无缺陷的接合界面。图15是表示实施方式5的TFET500的制造方法的示意图。以下，参照图15，对实施方式5的TFET500的制造方法进行说明。首先，如图15Α所示，准备ρ型硅基板510。在该ρ型硅基板510上，通过热氧化法而形成着由氧化硅(SiO2)构成的膜厚20nm的绝缘膜120。在该绝缘膜120上，形成着直径20nm的开口部122。其次，如图15B所示，通过MOVPE法在通过开口部而露出的ρ型硅基板510的(111)面上形成高掺杂为ρ型的硅层512。以此种方式形成的硅层512的表面为 (111)面。然后，如图15C所示，通过MOVPE法使III-V族化合物半导体纳米线130从硅层 512的(111)面生长。此时，优选在III-V族化合物半导体纳米线130生长之前，通过交替原料供给调变法在硅层512的(111)面上形成III-V族化合物半导体的薄膜。另外，在形成III-V族化合物半导体纳米线130之后，立即对III-V族化合物半导体纳米线的第二区域134实施掺杂，而形成未经掺杂的第一区域132及高掺杂为η型的第二区域134。最后， 如图15D所示，形成栅极介电膜140、绝缘保护膜150、源极电极160、漏极电极170及栅极电极 180。
实施方式5的TFET500中，III-V族化合物半导体纳米线的第一区域132与ρ型硅基板510的(111)面(更具体而言，为硅层512的(111)面)的接合面作为隧道层而发挥功能。实施方式5的TFET500中，在硅基板510与III-V族化合物半导体纳米线130的接合界面的部分形成着硅层512。硅层512抑制了硅基板510的表面粗糙度及硅基板510 内的杂质对接合界面造成的影响。因此，实施方式5的TFET500中，接合界面的杂质污染得到有效抑制。实施例以下，参照实施例，对本发明进行详细说明，但本发明并不受这些实施例的限定。[实施例1]实施例1中，表示对本发明的TFET进行动作仿真的结果。1. III-V族化合物半导体纳米线的制作对η型硅(111)基板进行热氧化处理，在表面上形成膜厚20nm的氧化硅膜。利用电子束光刻技术及湿式化学蚀刻在氧化硅膜上周期性地形成开口部，使硅基板的表面露出。开口部的形状设为六角形，开口部的投影面积直径(projected area diameter)设为 20nmo将已形成开口部的基板设置在减压卧式MOVPE装置(HR2339，大阳日酸株式会社制造)中。通过使MOVPE装置的内温上升到925°C后维持5分钟，而将形成在硅基板的开口部表面的自然氧化膜去除。然后，使装置的内温从925°C下降到400°C。将氢化砷与氢气 (载流子气体)同时供应。氢化砷的分压设为1.3X10_4atm。然后，通过交替原料供给调变法在硅基板的开口部形成InAs的薄膜(在制作InAs 纳米线的情况下)或GaAs的薄膜(在制作GaAs纳米线的情况下)。在这个工序中，交替供给三甲基铟或三甲基镓、与氢化砷。具体而言，在形成InAs的薄膜的情况下，将三甲基铟的供给2秒钟、因供给氢气产生的间隔1秒钟、氢化砷的供给2秒钟、因供给氢气产生的间隔 1秒钟的组合作为1个循环，以2分钟重复20次。三甲基铟的分压设为9. 6X KTatm，氢化砷的分压设为2. 5 X 10-4atmo在形成GaAs的薄膜的情况下，一面使装置的内温从400°C上升到750°C，一面将三甲基镓的供给2秒钟、因供给氢气产生的间隔1秒钟、氢化砷的供给2 秒钟、因供给氢气产生的间隔1秒钟的组合作为1个循环，以3分钟重复30次。三甲基铟的分压设为1. OX l(T6atm，氢化砷的分压设为2. 5X l(T4atm。然后，在使装置的内温上升之后，通过MOVPE法使InAs纳米线或GaAs纳米线生长。具体而言，在形成InAs纳米线的情况下，使装置的内温从400°C上升到之后，将三甲基铟及氢化砷与氢气同时供给，使InAs纳米线生长。三甲基铟的分压设为4. 9X 10_7atm， 氢化砷的分压设为1. 3X 10_4atm。在形成GaAs纳米线的情况下，在使装置的内温从400°C 上升到750°C的期间及达到750°C之后，立即将三甲基镓及氢化砷与氢气同时供给，使GaAs 纳米线生长。三甲基镓的分压设为2. 5X 10_6atm，氢化砷的分压设为1. OX 10_4atm。通过上述工序，使长度约1. 0 μ π!的InAs纳米线或长度约200nm的GaAs纳米线形成在硅基板表面上。InAs纳米线及GaAs纳米线的长轴与硅基板的表面垂直。图16是周期性地排列着GaAs纳米线的硅基板的扫描式电子显微镜照片(立体像)。2. III-V族化合物半导体纳米线的电流电压特性的测定
在已形成III-V族化合物半导体纳米线的硅基板上形成绝缘性树脂 (BCB(benz0CyCl0butene，苯并环丁烯)树脂)膜，将硅基板上的纳米线埋置在绝缘性树脂 (BCB树脂)中。然后，通过反应性离子蚀刻去除绝缘性树脂膜上侧的一部分，使纳米线的前端露出。在露出纳米线的区域，形成可成为欧姆电极的金属合金膜或金属多层膜来作为第一电极。具体而言，在III-V族化合物半导体纳米线为InAs纳米线的情况下，形成Ti/Au合金膜。另一方面，在III-V族化合物半导体纳米线为GaAs纳米线的情况下，形成Ge/Au/Ni/ Au多层膜。另外，在硅基板上形成可成为欧姆电极的金属合金膜或金属多层膜来作为第二电极。具体而言，在III-V族化合物半导体纳米线为InAs纳米线的情况下，形成Ti/Au合金膜。另一方面，在III-V族化合物半导体纳米线为n-GaAs纳米线的情况下，形成Ge/Au/ Ni/Au多层膜，在为ρ-GaAs纳米线的情况下，形成Cr/Au多层膜或ZnAu合金膜。图17是表示电极形成后的设备的构成的剖面图。如图17所示，设备600包含η 型硅基板610、III-V族化合物半导体纳米线620、绝缘性树脂(绝缘保护膜)630、第一电极 640及第二电极650。III-V族化合物半导体纳米线620形成在η型硅基板610的(111)面上，且与第一电极640连接。另外，η型硅基板610与第二电极650连接。使用通过上述工序制作出来的设备，对形成在η型硅基板上的III-V族化合物半导体纳米线(InAs纳米线及GaAs纳米线)的电流电压特性进行测定。图18Α是表示形成在η型硅基板上的InAs纳米线的电流电压曲线的图表。根据该图表可知，尽管金属接合条件为欧姆电极条件，但电流电压曲线仍为肖特基型曲线。可以认为其原因在于，在η型硅基板与InAs纳米线的接合界面上形成着因能带不连续性所致的能障(参照图18Β)。图18Β是η型硅基板及InAs纳米线的能带结构(band structure)示意图。根据该图可知，在接合界面，传导带(conduction band)的偏移值为0. 81eV，价带(valence band)的偏移值为0. 06eV。还可知，在ρ型硅的情况下，传导带的偏移值为0. 41eV，价带的偏移值为0. 31eV。只要传导带的偏移值或价带的偏移值为0. 01 1. 5eV的范围内，那么包含形成在硅基板上的InAs纳米线的设备便可作为隧道FET而发挥功能。图19A是表示形成在η型硅基板上的GaAs纳米线的电流电压曲线的图表。根据该图表可知，尽管金属接合条件为欧姆电极条件，但电流电压曲线仍为肖特基型曲线。可以认为其原因在于，在η型硅基板与GaAs纳米线的接合界面上形成着因能带不连续性所致的能障(参照图19Β)。图19Β是η型硅基板及GaAs纳米线的能带结构示意图。根据该图可知，在接合界面，传导带的偏移值为0. 06eV，价带的偏移值为0. ^5eV。还了解到，在ρ型硅的情况下，传导带的偏移值为0. 58eV，价带的偏移值为0. 34eV。只要传导带的偏移值或价带的偏移值为 0.01 1.5eV的范围内，那么包含形成在硅基板上的GaAs纳米线的设备便可作为隧道FET 而发挥功能。3.本发明的TFET的动作仿真使用基于三维泊松-薛定谔(Poisson-khrodinger)方程式的设备仿真，进行本发明的TFET的动作仿真。其结果显示，在硅-III-V族化合物半导体纳米线接合界面上产生隧道现象。图20A是表示仿真时使用的本发明的TFET的结构的剖面图。该TFET700包含ρ型硅基板710、InAs纳米线720、栅极介电膜730、栅极电极740、源极电极(未图示)及漏极电极(未图示)。直径20nm、长度50nm的InAs纳米线720被分为ρ型硅基板710侧的低掺杂为η型的第一区域722(长度25nm)、与漏极电极侧(未图示)的高掺杂为η型的第二区域724(长度25nm)。InAs纳米线的第一区域722的载流子浓度设为1 X 1016cm_3，第二区域724的载流子浓度设为1 X 1018cm_3。ρ型硅基板710的载流子浓度设为1 X 1018cm_3。栅极介电膜是由Al2O3构成的膜厚2. 5nm的膜。对于因硅与InAs纳米线的能带不连续性所致的能障，参照了图18A的图表。图20B是表示通过仿真而获得的TFET的电特性的图表。根据该图表可知，图18A 所示的TFET显示出高ON电流、与5mV/位的陡峭的亚阈值特性。另外，还了解到，在将栅极电压设为0. 25V的情况下，可实现5位(105)的0N/0FF比。[实施例2]实施例2中，表示制作实施方式1的TFET的例子。1. TFET 的制作1)基板的准备对ρ型硅(111)基板(载流子浓度7X IO18CnT3)进行热氧化处理，在表面上形成膜厚20nm的氧化硅膜。利用电子束光刻技术及湿式化学蚀刻在氧化硅膜上周期性地形成开口部，使硅基板的表面露出。开口部的形状设为六角形，开口部的投影面积直径设为lOOnm。2) InAs纳米线的制作将已形成开口部的基板设置在减压卧式MOVPE装置(HR2339，大阳日酸株式会社制造)中。通过使MOVPE装置的内温上升到925°C后维持5分钟，而将形成在硅基板的开口部表面的自然氧化膜去除。然后，使装置的内温从925°C下降到400°C。将氢化砷与氢气 (载流子气体)同时供给。氢化砷的分压设为1.3X10_4atm。然后，通过交替原料供给调变法在硅基板的开口部形成InAs的薄膜。具体而言， 将三甲基铟的供给2秒钟、因供给氢气产生的间隔1秒钟、氢化砷的供给2秒钟、因供给氢气产生的间隔1秒钟的组合作为1个循环，以2分钟重复20次。三甲基铟的分压设为 9. 6X l(T7atm，氢化砷的分压设为2. 5X l(T4atm。然后，在使装置的内温上升之后，通过MOVPE法使InAs纳米线生长到SOOnm的长度。具体而言，在使装置的内温从400°C上升到之后，将三甲基铟及氢化砷与氢气同时供给，使InAs纳米线(第一区域；载流子浓度2X1017cm_3)生长到500nm的长度。然后， 将三甲基铟、氢化砷及单硅烷与氢气同时供给，使η型InAs纳米线(第二区域；载流子浓度2X1019cnT3)生长到300nm的长度。三甲基铟的分压设为4. 9X 10_7atm，氢化砷的分压设为1. 3X l(T4atm，单硅烷的分压设为7X l(T8atm。3) TFET 的制作在硅基板上及InAs纳米线的侧面上形成栅极介电膜，进而在其上形成栅极电极。 具体而言，通过ALD法形成膜厚20nm的Hfa8Ala2O膜(栅极介电膜)。其后，通过高频溅射法形成膜厚IOOnm的W膜(栅极电极)。然后，在已形成介电膜的硅基板上形成绝缘树脂(BCB树脂)膜，将硅基板上的 InAs纳米线埋置在绝缘树脂中。然后，通过反应性离子蚀刻去除绝缘树脂上侧的一部分，使 InAs纳米线的前端露出。
然后，在露出InAs纳米线的面上形成膜厚120nm的Ti (20nm)/Au(IOOnm)多层膜以作为漏极电极。另外，在硅基板上形成膜厚50nm的Ti(20nm)/AU(30nm)多层膜以作为源极电极。图21是表示制作出来的本发明的TFET的构成的剖面图。如图21所示，该TFET800 包含ρ型硅基板810、氧化硅膜820、InAs纳米线830、栅极介电膜(Hfa8Ala2O膜)840、栅极电极(W膜)850、绝缘性树脂(BCB树脂)860、源极电极(Ti/Au多层膜)870及漏极电极 (Ti/Au多层膜)880。InAs纳米线830被分为ρ型硅基板810侧的第一区域832与漏极电极880侧的第二区域834。对通过所述工序制作的本发明的TFET的电特性进行测定。图22是表示两个 TFET(设备A及设备B)的电特性的图表。如该图表所示，设备A的0N/0FF比为2位，亚阈值特性为13mV/位。另外，设备B的0N/0FF比为2位，亚阈值特性为IOmV/位。根据以上的结果可知，本发明的TFET可在小于等于60mV/位的较小的亚阈值下动作。实施例1的仿真中，本发明的TFET的0N/0FF比为5位，但实施例2的测定结果中， 本发明的TFET的0N/0FF比为2位。认为其原因在于，实施例2中将硅基板与InAs纳米线的接合界面的直径设得较大为lOOnm，因而使该接合界面上形成错配位错。因此，可以认为若通过例如减小接合界面的直径等，可形成不存在错配位错的接合界面，则可进一步提高本发明的TFET的0N/0FF比。本申请案基于2009年9月30日申请的特愿2009-227564且主张其优先权。该申请案的说明书及附图中所述的内容全部引用在本案说明书中。工业实用性本发明的TFET例如适用于形成在半导体微处理器及高集成电路的开关元件。
权利要求
1.一种隧道场效应晶体管，包含IV族半导体基板，具有(111)面，掺杂为第一导电型；III-V族化合物半导体纳米线，配置在所述IV族半导体基板的(111)面上，且包含连接于所述IV族半导体基板的(111)面的第一区域、及掺杂为与所述第一导电型不同的第二导电型的第二区域；源极电极或漏极电极，不与所述III-V族化合物半导体纳米线接触，且连接于所述IV 族半导体基板；漏极电极或源极电极，连接于所述III-V族化合物半导体纳米线的第二区域；以及栅极电极，使电场作用于所述IV族半导体基板的(111)面与所述III-V族化合物半导体纳米线的界面。
2.根据权利要求1所述的隧道场效应晶体管，其特征在于 所述IV族半导体为硅或锗，所述 III-V 族化合物半导体为 InAs、InP, GaAs, GaN、InSb, GaSb, AlSb、AlGaAs, InGaAs,InGaN,AlGaN,GaNAs,InAsSb,GaAsSb,InGaSb,AlInSb,InGaAlN,AlInGaP,InGaAsP, GalnAsN、InGaAlSb, hGaAsSb 或 AUnGaPSb，所述III-V族化合物半导体纳米线的长轴与所述IV族半导体基板的(111)面垂直。
3.根据权利要求1所述的隧道场效应晶体管，其特征在于还包含配置在所述III-V族化合物半导体纳米线的侧面的栅极介电膜， 所述栅极电极配置在所述栅极介电膜上。
4.根据权利要求1所述的隧道场效应晶体管，其特征在于所述IV族半导体基板的(111)面与所述III-V族化合物半导体纳米线的界面上无位错且无缺陷。
5.一种隧道场效应晶体管，包含IV族半导体基板，包含具有(111)面的第一区域、及掺杂为第一导电型的第二区域； III-V族化合物半导体纳米线，配置在所述IV族半导体基板的第一区域的(111)面上， 且未经掺杂，或者掺杂为与所述第一导电型不同的第二导电型；源极电极或漏极电极，连接于所述III-V族化合物半导体纳米线； 漏极电极或源极电极，不与所述III-V族化合物半导体纳米线接触，且连接于所述IV 族半导体基板的第二区域；以及栅极电极，使电场作用于所述III-V族化合物半导体纳米线与所述IV族半导体基板的 (111)面的界面。
6.根据权利要求5所述的隧道场效应晶体管，其特征在于 所述IV族半导体为硅或锗，所述 III-V 族化合物半导体为 InAs、InP, GaAs, GaN、InSb, GaSb, AlSb、AlGaAs, InGaAs、InfeiN、AlfeiNJaNAs、InAsSb、GaAsSb、InGaSb、Al InSb、InGaAIN、Al InGaP、InGaAsP、 GalnAsN、InGaAlSb, hGaAsSb 或 AUnGaPSb，所述III-V族化合物半导体纳米线的长轴与所述IV族半导体基板的第一区域的(111)面垂直。
7.根据权利要求5所述的隧道场效应晶体管，其特征在于还包含配置在所述IV族半导体基板的表面上的栅极介电膜，所述栅极电极配置在所述栅极介电膜上。
8.根据权利要求5所述的隧道场效应晶体管，其特征在于所述IV族半导体基板的(111)面与所述III-V族化合物半导体纳米线的界面上无位错且无缺陷。
9.一种开关元件，包含权利要求1或5所述的隧道场效应晶体管。
10.一种隧道场效应晶体管的制造方法，用于制造包含IV族半导体基板及III-V族化合物半导体纳米线的隧道场效应晶体管，该方法包括如下步骤准备基板，该基板包含具有(ill)面的IV族半导体基板、及被覆所述(111)面且具有开口部的绝缘膜；对所述基板进行低温热处理，使所述开口部内露出的所述(111)面为(111)1X1面；在低温条件下对所述基板供给III族原料或V族原料，将所述开口部内露出的所述 (111)面转换为(Ill)A面或(Ill)B面；使III-V族化合物半导体纳米线从所述开口部内露出的所述(111)面生长；形成栅极电极；以及以不与所述III-V族化合物半导体纳米线接触的方式在所述IV族半导体基板上形成源极电极或漏极电极，且在所述III-V族化合物半导体纳米线上形成漏极电极或源极电极。
11.根据权利要求10所述的制造方法，其特征在于还包括如下步骤在对所述基板进行低温热处理的步骤之前，通过对所述基板进行高温热处理，将形成在所述IV族半导体基板的表面上的自然氧化膜去除。
12.根据权利要求10所述的制造方法，其特征在于还包括如下步骤通过对转换为所述(Ill)A面或所述(Ill)B面的(111)1X1面交替供给V族原料与 III族原料，形成III-V族化合物半导体的薄膜。
13.根据权利要求10所述的制造方法，其特征在于依序或同时进行使所述(111)面为(111)1X1面的步骤、与将所述(111)面转换为所述(Ill)A面或(Ill)B面的步骤。
14.根据权利要求10所述的制造方法，其特征在于所述IV族半导体为硅或锗，所述III族原料是包含硼、铝、镓、铟或钛的气体，所述V族原料是包含氮、磷、砷、锑或铋的气体，所述 III-V 化合物半导体为 InAs、InP、GaAs、GaN、hSb、GaSb、AlSb、AlGaAs、InGaAs, InGaN, AlGaN, GaNAs, InAsSb、GaAsSb, InGaSb, AllnSb、InGaAlN, AlInGaP, InGaAsP, GalnAsN、InGaAlSb, InGaAsSb 或 AUnGaPSb。
15.根据权利要求10所述的制造方法，其特征在于被覆所述(111)面的绝缘膜是所述IV族半导体基板表面的热氧化膜。
全文摘要
本发明涉及一种可在较小的亚阈值下动作且可容易地制造的隧道场效应晶体管。本发明的隧道场效应晶体管包含IV族半导体基板，掺杂为第一导电型；III-V族化合物半导体纳米线，配置在所述IV族半导体基板的(111)面上，且包含连接于所述IV族半导体基板的(111)面的第一区域、及掺杂为与所述第一导电型不同的第二导电型的第二区域；源极电极，连接于所述IV族半导体基板；漏极电极，连接于所述III-V族化合物半导体纳米线的第二区域；及栅极电极，配置在可对所述IV族半导体基板的(111)面与所述III-V族化合物半导体纳米线的界面、或所述III-V族化合物半导体纳米线的第一区域与第二区域的界面产生效应的位置。
文档编号H01L21/20GK102576726SQ201080043950
公开日2012年7月11日 申请日期2010年9月29日 优先权日2009年9月30日
发明者冨冈克広, 田中智隆, 福井孝志 申请人:国立大学法人北海道大学