专利名称：热电器件及其形成方法、感温传感器和热源图像传感器的制作方法
技术领域：
这里公开的本发明涉及一种热电器件和形成该热电器件的方法、使用该热电器件的感温传感器和热源图像传感器，更具体地，涉及一种热电器件、感温传感器和使用纳米线的热源图像传感器。
背景技术：
将热能转换为电能的热电器件属于可以满足近期的能源和生态环境友好政策的一种代表性的技术领域。热电器件的热源可以包括各种热，例如，太阳热、汽车废热、地热、 体热和地球上的放射热(radioactive heat)。热电效应是由Thomas Seebeck于19世纪发现的。Seebeck将铋和铜连接起来， 并在其中设置了罗盘(compass)。通过展示当加热铋的一侧到较高温度由于温度差而诱导了电流，Seebeck第一次证实了热电效应，并且由于诱导电流而产生的磁场使得罗盘运行起来。ZT (性能因数(figure ofmerit))值作为评估热电效率的指示器。ZT值与kebeck 系数和电导率的平方成正比，而与热导率成反比。这些很大程度上依赖于材料的固有特性。 对于金属，由于kebeck系数值非常低、是大约几μ Ν/Κ的水平，且根据Wiedemann-Franz 规则，电导率和热导率之间具有比例关系，所以当使用金属时，ZT值可能不会提高。另一方面，通过科学家对半导体材料的不懈研究，采用体热和放射热作为热源的热电器件已经进入了市场。然而，市场规模还很小。已经商业化的用于热电器件的材料的例子包括用于常温和中等温度的Bi2Tii3和用于高温的SiGe。常温下Bi2I^3的ZT值为大约0. 7，在约120°C 的温度下其最大ZT值为大约0. 9。常温下SiGe的ZT值为大约0. 1，在900°C的温度下其最大ZT值为大约0.9。对在半导体工业中作为基础材料的硅的研究也吸引大量的注意。既然硅由于其大约150W/m ·Κ的高的热导率而具有为大约0. 01的ZT值，所以已知其难以用作热电器件。然而，最近已经报道了，通过化学气相沉积生长的硅纳米线的热导率可以减小到约0. 01倍或更小，从而其ZT值接近1。然而，采用典型技术的硅纳米线基(nano-line-based)热电器件的集成和商业化是有困难的，其中一个困难可能是没有能批量生产的纳米线制造方法。大多数制造方法包括利用催化剂方法或者非催化剂方法在加热炉中单独地生长。然而，该单独生长的方法具有以下两个限制。第一，纳米线可能不会在一个方向上连续地生长，而且一些纳米线会在不希望的方向上生长，从而阻碍其他纳米线的生长。这成为获得高品质纳米线的主要限制。第二，在加热炉中单独生长的纳米线被移动到器件处，然后不得不附接到该器件。也就是，由于纳米线和器件不是一体制成的，所以难以实现批量生产。而且，由于在这个过程中花费了很多时间，生产成本显著地增加。
发明内容
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本发明提供了一种易于制造的热电器件及其制造方法、采用该热电器件的感温传感器和热源图像传感器。本发明的实施例提供了热电器件，包括位于基板上的第一纳米线和第二纳米线， 第一纳米线和第二纳米线彼此分开；连接到第一纳米线的一端的第一硅薄膜；连接到第二纳米线的一端的第二硅薄膜；以及连接到第一纳米线和第二纳米线的另一端的第三硅薄膜，其中第一纳米线和第二纳米线以平行于基板的上表面的方向延伸。在一些实施例中，硅薄膜和纳米线可以设置在同一面上。在其他实施例中，硅薄膜和纳米线可以具有相同的厚度。还是在其他实施例中，热电器件还可以包括第一、第二和第三金属薄膜，分别电连接到硅薄膜；以及电连接到第三金属薄膜的吸收体。仍在其他实施例中，该吸收体可以吸收热量，且可以通过第三金属薄膜将热量传送到第三硅薄膜。仍然在其他实施例中，第一和第二纳米线可以包括硅。在进一步实施例中，第一纳米线可以包括η型掺杂剂，第二纳米线可以包括P型掺杂剂。还是在进一步的实施例中，第一硅薄膜、第二硅薄膜和第三硅薄膜还可以分别包括掺杂区域，而且掺杂区域可以与连接到第一、第二和第三金属薄膜的接触形成欧姆接触。甚至在进一步的实施例中，第一、第二和第三金属薄膜可以包括相同的材料。仍在进一步的实施例中，第一、第二和第三金属薄膜可以包括Cu、Al、Ti、Co、TiN 和W中的至少一种。仍在进一步的实施例中，热电器件还可以包括设置在基板上的绝缘层，其中硅薄膜和纳米线设置在绝缘层上。在本发明的其他实施例中，感温传感器包括根据权利要求1所述的热电器件，该热电器件将热源的热能转换为电能；通过比较电能与热源的温度值而执行操作的中央处理单元；以及存储在中央处理单元中计算的数据的数据存储单元，与中央处理单元交换数据。在本发明的其他实施例中，热源图像传感器包括多个单位像素，分别包括AND逻辑电路、通过AND逻辑电路导通的开关装置以及根据权利要求1所述的热电器件，热电器件与开关装置电连接；行多路复用器和列多路复用器，选择多个单位像素且电连接到AND逻辑电路；多个电流放大器，通过被导通的开关装置放大热电器件的电能；以及显示器，接收由电流放大器放大的信号并且输出图像。 在本发明的其他实施例中，形成热电器件的方法包括在基板上顺序形成绝缘层和硅层；在硅层上形成具有第一线宽的光致抗蚀剂图案；通过对光致抗蚀剂图案执行灰化工艺，形成具有比第一线宽窄的第二线宽的光致抗蚀剂精细图案；以及通过采用光致抗蚀剂精细图案作为掩模对硅层执行刻蚀工艺而形成第一纳米线和第二纳米线。在一些实施例中，形成第一和第二纳米线包括形成连接到第一纳米线一端的第一硅薄膜；形成连接到第二纳米线一端的第二硅薄膜；形成连接到第一和第二纳米线的另一端的第三硅薄膜。在其他实施例中，该方法还可以包括将第一纳米线掺杂有η型掺杂剂，将第二纳米线掺杂有P型掺杂剂。
包括附图以提供对本发明的进一步的理解，该附图被结合且构成该说明书的一部分。附图示出了本发明的示例性实施例，且与说明书一起，用以解释本发明的原理。附图中图1是示出根据本发明实施例的热电器件的透视图；图2是示出根据本发明实施例的热电器件的平面图；图3A是沿图2的1-1’线的截面图；图;3B是沿图2的11-11’线的截面图；图4是示出根据本发明实施例的感温传感器的图；图5是示出根据本发明实施例的热源图像传感器的电路图；以及图6A到7C是示出根据本发明实施例的形成热电器件的方法的图。
具体实施例方式下面将参考附图对本发明的优选实施例进行更详细地描述。然而，本发明可以实施为不同的形式，且不应解释为限于这里提出的实施例。相反，提供这些实施例是使得本公开透彻和完整，且向本领域的技术人员全面地传达本发明的范围。附图中，为了清楚的图示，层和区域的尺寸被放大了。也应该了解到，当提到层 (或膜)在另一层或者基板“上”时，它可以直接在其他层或者基板上，或者也可以存在插入层。此外，也应该了解到，当提到层在另一层“之下”时，它可以直接在其下方，且也可以存在一个或更多插入层。此外，也应该了解到，当提到层在两层“之间”时，它可以是这两层之间唯一的层，或者也可以存在一个或更多插入层。相同的附图标记通篇代表相同的元件。此外，详细描述中的实施例将利用作为本发明理想示例图的截面图被描述。从而， 示例图的形状可能会根据制造技术和/或容许误差有所修改。因此，本发明的实施例不限于示例图中示出的特定形状，而是可以包括根据制造工艺产生的其他形状。图中的示例区域具有通常的特性，且用于图示半导体封装的特定形状。因而，这不应解释为本发明范围的限制。而且，虽然在本发明的各种实施例中，诸如第一、第二和第三的术语用于描述各种区域和层，但是这些区域和层并不受限于这些术语。这些术语仅仅用于区别一个区域或者层与另一区域或者层。因此，在一个实施例中被称为第一层的层可以在另一实施例中被称为第二层。这里描述和示例的实施例包括它的补充实施例。在接下来的描述中，技术术语仅用于解释示例性实施例而并不限制本发明。除非有相反提示，否则单数形式的术语可以包括复数形式。术语“包括”，或“包含”的意思规定了特性、区域、固定的数量、步骤、工艺、元件和/或部件，但是并不排除其他的特性、区域、 固定的数量、步骤、工艺、元件和/或部件。下面，将结合附图对本发明的示例性实施例进行描述。图1是示出根据本发明实施例的热电器件的透视图。参考图1，绝缘层110可以设置在基板100上。基板100可以是硅基板或者绝缘体上硅(SOI)基板。绝缘层110可以是设置在基板100上的硅氧化物，或者可以是SOI基板的掩埋氧化物(buried oxide)。第一纳米线132和第二纳米线134可以彼此分离地设置在绝缘层110上。第一纳米线132和第二纳米线134可以以平行于绝缘层110的上表面的方向延伸。第一硅薄膜122可设置为连接到第一纳米线132的一端，第二硅薄膜IM可设置为连接到第二纳米线134的一端。第三硅薄膜1 可以设置为连接到第一纳米线132和第二纳米线134的另一端。第一纳米线132可以包括η型掺杂剂，第二纳米线134可以包括 P型掺杂剂。第一硅薄膜122可以包括η型掺杂剂，第二硅薄膜IM可以包括ρ型掺杂剂。第三硅薄膜1 可以包括η型掺杂剂或者ρ型掺杂剂。特别的，第三硅薄膜126的相邻于第一纳米线132的部分包括η型掺杂剂，第三硅薄膜126的相邻于第二纳米线134的部分包括P型掺杂剂。第三硅薄膜1 可以暴露于热源，以被加热。从而，由于在第三硅薄膜1 与第一硅薄膜122之间以及第三硅薄膜1 与第二硅薄膜IM之间的温度差会诱导电流。也就是， 由于该温度差，电子(e)会从第三硅薄膜1 通过第一纳米线132移动到第一硅薄膜124， 而空穴(h)会从第三硅薄膜1 通过第二纳米线134移动到第二硅薄膜122，从而产生顺时针电流。图2是示出根据本发明实施例的热电器件的平面图。图3A是沿图2的1_1’线的截面图。图:3B是沿图2的11-11’线的截面图。参考图2至3B，绝缘层110可以设置在包括η区域和ρ区域的基板100上。基板 100可以是半导体基板或者SOI基板。绝缘层110可以包括硅氧化物。绝缘层110可以是 SOI基板的掩埋氧化物。第一纳米线132可以设置在η区域的绝缘层110上。与第一纳米线132分离的第二纳米线134可以设置在ρ区域的绝缘层110上。第一硅薄膜122可以设置在绝缘层110上，且连接到第一纳米线132的一端。第二硅薄膜1 可以设置在绝缘层Iio上，且连接到第二纳米线1；34的一端。第三硅薄膜1 可以设置在绝缘层110上且连接到第一纳米线132和第二纳米线134的另一端。第一纳米线132和第二纳米线134以在平行于基板100或者绝缘层110的上表面的方向上延伸。第一纳米线132和第二纳米线134可以包括硅。第一纳米线132可以包括η型掺杂剂，第二纳米线Π4可以包括ρ型掺杂剂。硅薄膜122、IM和126以及纳米线132和134 可以设置在相同的平面上。而且，硅薄膜122、1Μ和126以及纳米线132和134可以具有相同的厚度。第一硅薄膜122可以包括第一掺杂区域123，第二硅薄膜IM可以包括第二掺杂区域125。而且，第三硅薄膜1 可以包括第三掺杂区域127。第一、第二和第三掺杂区域 123、125和127可以分别包括掺杂剂。第一掺杂区域123可以具有与第一硅薄膜122相同类型的掺杂剂，第二掺杂区域125可以具有与第二硅薄膜IM相同类型的掺杂剂。第一硅薄膜122和第一掺杂区域123可以具有η型掺杂剂。第二硅薄膜1 和第二掺杂区域125 可以具有P型掺杂剂。第三掺杂区域127可以包括设置在η区域中的η型掺杂127η和设置在P区域中的P型掺杂127ρ。设置在η区域中的第三硅薄膜1 可以具有η型掺杂剂， 设置在P区域中的第三硅薄膜1 可以具有ρ型掺杂剂。第一层间电介质140可以设置为覆盖硅薄膜122，IM和126以及纳米线132和 134。
第一层间电介质140可以包括硅氧化物。第一、第二和第三金属接触142、144和 146可以设置在第一层间电介质140中，以分别连接到第一、第二和第三硅薄膜122、1M和 126。与图2示出的不同，第三金属接触146可被分成设置在η区域中的η型金属接触和设置在P区域中的P型金属接触。第二层间电介质150可以设置在第一层间电介质140上。第二层间电介质150可以包括与第一层间电介质140相同的材料。第一金属薄膜152、第二金属薄膜巧4和第三金属薄膜156可以设置在第二层间电介质150上，且分别电连接到第一、第二和第三金属接触 142、144和146。第一、第二和第三金属薄膜152、巧4和156可以包括相同的材料。第一、 第二和第三金属薄膜152、巧4和156可以包括Cu、Al、Ti、Co、TiN和W中的至少一种材料。 第一、第二和第三金属薄膜152、巧4和156可以包括与第一、第二和第三金属接触142、144 和146相同的材料。第三层间电介质160可以设置在第二层间电介质150和金属薄膜152、154和156 上。第三层间电介质160可以包括与第二层间电介质150相同的材料。接触162可以设置在第三层间电介质160中，以接触第三金属膜156。吸收体170可以设置在第三层间电介质 160上，以连接到接触162。吸收体170可以用以吸收来自外界的热。吸收体170可以包括钛氧化物。接触162可以包括与吸收体170相同的材料。吸收体170可以将热传送到第三硅薄膜126，以在第三硅薄膜1 与第一硅薄膜122之间以及在第三硅薄膜1 与第二硅薄膜1 之间形成温度差。图4是示出根据本发明实施例的感温传感器的框图。参考图4，感温传感器200可以包括热电器件220，该热电器件220从热源210吸收热能，以将其转化为电能。热电器件220可以包括参考图2至;3B描述的部件。由热源210 和热电器件220产生的电能值在中央处理单元230中可以被计算。中央处理单元230可以在数据存储单元240中存储热源210的温度和电能值之间的关系。感温传感器200可以包括根据热源210的温度显示温度的显示单元250。根据本发明的实施例，感温传感器200可以使用硅纳米线感应热源210的温度。图5是示出根据本发明实施例的热源图像传感器的电路图。参考图5，热源图像传感器300可以包括多个单位像素，该单位像素包括在图2至 3B中描述的热电器件310、AND逻辑电路320以及开关装置330。开关装置330可以通过 AND逻辑电路320导通。可以提供行多路复用器340和列多路复用器350，以选择多个单位像素且电连接到AND逻辑电路320。热电器件310的所在地的对应热能可以通过所选单位像素的热电器件310被转换为电能。当所选单位像素的开关装置330被导通时，热电器件 310产生的电能可以被输出。输出的电能可以在低噪声电流放大器360中被放大，然后可以被转换为电压值。所产生的电压值可以通过显示器370实现为图像。图6A到7C是示出根据本发明实施例的形成热电器件的方法的图。图6A到6F是示出形成纳米线的方法的图。为了便于解释，示出了一对纳米线。参考图6A，绝缘层410可以形成在基板400上。绝缘层410可以由硅氧化物形成。 硅层430可以形成在绝缘层410上。不同地，基板400、绝缘层410和硅层430可以利用SOI 基板而制备。硅层430的厚度可以薄到几纳米，例如，约40nm。硅层430的减薄可以包括重复热氧化工艺和氧化层去除工艺。氧化层去除工艺可以包括湿刻蚀工艺。
参考图6B，光致抗蚀剂图案420可以形成在硅层430上。光致抗蚀剂图案420的第一最小线宽Wl可以是大约180nm。光致抗蚀剂图案420可以通过采用KrF受激准分子激光器的步进式光刻机形成。第一预硅薄膜42 、第二预硅薄膜42 和第三预硅薄膜426a 以及第一预纳米线43 和第二预纳米线43 可以使用光致抗蚀剂图案420作为掩模而通过实施刻蚀工艺而形成。参考图6C，通过在光致抗蚀剂图案420上实施灰化工艺，光致抗蚀剂精细图案425 具有比第一最小线宽Wl窄的第二最小线宽W2。第二最小线宽W2可以是大约30nm。灰化工艺可以是氧灰化工艺。参考图6D，使用光致抗蚀剂精细图案425作为掩模，可以通过对第一预硅薄膜 42 、第二预硅薄膜42 和第三预硅薄膜426a以及第一预纳米线43 和第二预纳米线 434a实施刻蚀工艺形成第一硅薄膜422、第二硅薄膜似4和第三硅薄膜426以及第一纳米线432和第二纳米线434。第一纳米线432和第二纳米线434可以具有大约30nm的线宽。 第一和第二纳米线432和434可以在平行于基板400的上表面的方向上延伸。硅薄膜422、似4和426以及纳米线432和4；34可以形成在基本相同的平面上。这是由于硅薄膜422、似4和426以及纳米线432和434通过一个光致抗蚀剂精细图案425同时形成。而且，硅薄膜422、似4和426以及纳米线432和434可以具有相同的厚度。图6E和6F是分别示出灰化工艺之前和之后的第一和第二纳米线432和434的扫描电子显微镜(SEM)照片。在图6E中，纳米线的线宽可以是大约160. 9nm，而在灰化工艺之后在图6F中，纳米线的线宽可以为大约31. lnm。图7A至7C是示出第一和第二纳米线432和434形成后的工艺的图。在这些图中， 第一和第二纳米线432和434分别示出为多个。参考图7A，第一纳米线432可以掺杂有η型掺杂剂。基板400可以通过将第一纳米线432掺杂η型掺杂剂而包括η区域。第一硅薄膜422和第三硅薄膜426的邻近第一纳米线432的部分可以设置在η区域中。第二纳米线434可以掺杂有ρ型掺杂剂。通过将第二纳米线434掺杂ρ型掺杂剂，基板400可以包括ρ区域。第二硅薄膜似4和第三硅薄膜 426的邻近第二纳米线434的部分可以设置在ρ区域中。参考图7Β，用于欧姆接触的第一掺杂区域423可以形成在第一硅薄膜422中，用于欧姆接触的第二掺杂区域425可以形成在第二硅薄膜似4中。第一掺杂区域423可以包括 η型掺杂剂，第二掺杂区域425可以包括ρ型掺杂剂。用于欧姆接触的第三掺杂区域427η 可以形成在第三硅薄膜似6的η型区域中，用于欧姆接触的第四掺杂区域427ρ可以形成在第三硅薄膜426的ρ型区域中。第三掺杂区域427η可以包括η型掺杂剂，第四掺杂区域 427ρ可以包括ρ型掺杂剂。这里，欧姆接触意指在硅薄膜和以下描述的金属接触或者金属薄膜之间的电阻降低。参考图7C，第一层间电介质440可以形成为覆盖硅薄膜422、似4和426以及纳米线432和434。第一层间电介质440可以由硅氧化物形成。第一金属接触442可以形成在第一层间电介质440中，以接触第一掺杂区域423，且第二金属接触444可以形成为接触第二掺杂区域425。而且，第三金属接触446可以形成为接触第三掺杂区域427η和第四掺杂区域427ρ。与图7C示出的不同，第三金属接触446可被分为接触第三掺杂区域427η的金属接触和接触第四掺杂区域427ρ的金属接触。
在第一层间电介质440上可以形成第二层间电介质450。第二层间电介质450可以由与第一层间电介质440相同的材料形成，例如，可以由硅氧化物形成。接触第一金属接触442的第一金属薄膜452、接触第二金属接触444的第二金属薄膜妨4以及接触第三金属接触446的第三金属薄膜456可以形成在第二层间电介质450中。第一、第二和第三金属薄膜452、妨4和456可以由相同的材料形成。第一、第二和第三金属薄膜452、妨4和456 可以由与第一、第二和第三金属接触442、444和446相同的材料形成。例如，第一、第二和第三金属薄膜452、妨4和456可以由Cu、Al、Ti、Co、TiN和W中的至少一种材料形成。第三层间电介质460可以形成在第二层间电介质450上。例如，第三层间电介质 460可以由硅氧化物形成。接触第三金属薄膜456的接触462可以形成在第三层间电介质 460中。连接到接触462的吸收体470可以形成在第三层间电介质460上。吸收体470可以由钛氧化物形成。接触462可以由与吸收体470相同的材料形成。根据实施例，第一纳米线432和第二纳米线434可以通过光刻工艺和灰化工艺形成。也就是，第一纳米线432和第二纳米线434可以不用分开地形成在加热炉中，而是可以通过半导体工艺(CMOS工艺)形成。因而，形成纳米线的处理时间可以减少，且可以实现批量生产。而且，可以确保纳米线的一致性，从而改善热电器件的性能。在图4中描述的中央处理单元230、数据存储单元M0、AND逻辑电路320、开关装置330、行多路复用器340、列多路复用器350和低噪声电流放大器360可以包括CMOS器件，且可以通过上述COMS工艺形成。上面公开的主题将被认为是示例性的，而不是限制性的，而且权利要求旨在覆盖落入本发明的真实精神和范围内的所有修改、改进和其他实施例。因此，为了被法律允许最大的范围，本发明的范围将通过权利要求及其等同方案的最宽的允许解释而确定，而不应该被前述详细描述所局限或限制。本申请要求于2010年2月16日提交的韩国专利申请第10-2010-0013877号和于 2010年9月8日提交的韩国专利申请第10-2010-0088107号的优先权，二者的全部内容通过引用结合于此。
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权利要求
1.一种热电器件，包括在基板上的第一纳米线和第二纳米线，所述第一纳米线和所述第二纳米线彼此分开；第一硅薄膜，连接到所述第一纳米线的一端；第二硅薄膜，连接到所述第二纳米线的一端；以及第三硅薄膜，连接到所述第一纳米线和所述第二纳米线的另一端，其中所述第一纳米线和所述第二纳米线在平行于所述基板的上表面的方向上延伸。
2.如权利要求1所述的热电器件，其中所述硅薄膜和所述纳米线设置在相同的平面上。
3.如权利要求1所述的热电器件，其中所述硅薄膜和所述纳米线具有相同的厚度。
4.如权利要求1所述的热电器件，还包括第一金属薄膜、第二金属薄膜和第三金属薄膜，分别电连接到所述硅薄膜；以及吸收体，电连接到所述第三金属薄膜。
5.如权利要求4所述的热电器件，其中所述吸收体吸热，且通过所述第三金属薄膜将所述热传送到所述第三硅薄膜。
6.如权利要求4所述的热电器件，其中所述第一纳米线和所述第二纳米线包括硅。
7.如权利要求6所述的热电器件，其中所述第一纳米线包括η型掺杂剂，所述第二纳米线包括P型掺杂剂。
8.如权利要求4所述的热电器件，其中所述第一硅薄膜、所述第二硅薄膜和所述第三硅薄膜还分别包括掺杂区域，且所述掺杂区域与连接到所述第一金属薄膜、第二金属薄膜和第三金属薄膜的接触形成欧姆接触。
9.如权利要求4所述的热电器件，其中所述第一金属薄膜、所述第二金属薄膜和所述第三金属薄膜包括相同的材料。
10.如权利要求9所述的热电器件，其中所述第一金属薄膜、所述第二金属薄膜和所述第三金属薄膜包括Cu、Al、Ti、Co、TiN和W中的至少一种。
11.如权利要求1所述的热电器件，还包括设置在所述基板上的绝缘层，其中所述硅薄膜和所述纳米线设置在所述绝缘层上。
12.—种感温传感器，包括根据权利要求1所述的热电器件，所述热电器件将热源的热能转换为电能； 中央处理单元，通过比较所述电能与所述热源的温度值而执行操作；以及数据存储单元，存储在所述中央处理单元中计算的数据，且与所述中央处理单元交换数据。
13.一种热源图像传感器，包括多个单位像素，分别包括AND逻辑电路、通过所述AND逻辑电路导通的开关装置以及根据权利要求1所述的热电器件，所述热电器件与所述开关装置电连接；行多路复用器和列多路复用器，选择所述多个单位像素且电连接到所述AND逻辑电路；多个电流放大器，通过被导通的所述开关装置放大所述热电器件的电能；以及显示器，接收由所述电流放大器放大的信号并且输出图像。
14.一种形成热电器件的方法，包括在基板上依次形成绝缘层和硅层； 在所述硅层上形成具有第一线宽的光致抗蚀剂图案；通过对所述光致抗蚀剂图案执行灰化工艺，形成具有比所述第一线宽窄的第二线宽的光致抗蚀剂精细图案；以及通过采用所述光致抗蚀剂精细图案作为掩模对所述硅层执行刻蚀工艺而形成第一纳米线和第二纳米线。
15.如权利要求14所述的方法，其中形成所述第一纳米线和所述第二纳米线包括 形成连接到所述第一纳米线的一端的第一硅薄膜；形成连接到所述第二纳米线的一端的第二硅薄膜；以及形成连接到所述第一纳米线和所述第二纳米线的另一端的第三硅薄膜。
16.如权利要求15所述的方法，还包括以η型掺杂剂对所述第一纳米线进行掺杂；以及以P型掺杂剂对所述第二纳米线进行掺杂。
全文摘要
本发明提供了一种热电器件及其形成方法、感温传感器和热源图像传感器。该热电器件包括第一纳米线、第二纳米线、第一硅薄膜、第二硅薄膜和第三硅薄膜。第一纳米线和第二纳米线设置在基板上。第一纳米线和第二纳米线彼此分离。第一硅薄膜连接到第一纳米线的一端。第二硅薄膜连接到第二纳米线的一端。第三硅薄膜连接到第一和第二纳米线的另一端。第一和第二纳米线在平行于基板的上表面的方向上延伸。
文档编号H01L35/30GK102208523SQ20111009004
公开日2011年10月5日 申请日期2011年1月14日 优先权日2010年2月16日
发明者全明心, 张汶圭, 朴永森, 玄荣勋, 田尚熏, 郑泰亨 申请人:韩国电子通信研究院