具有穿模的第一级互连的3d集成电路封装件的制作方法
【专利摘要】描述了具有穿模的第一级互连的3D集成电路封装件以及形成这样的封装件的方法。例如，半导体封装件包含衬底。底部半导体管芯具有活动侧，该活动侧具有表面区域。底部半导体管芯利用远离衬底的活动侧而耦合到衬底。顶部半导体管芯具有活动侧，该活动侧具有大于底部半导体管芯的表面区域的表面区域。顶部半导体管芯利用接近衬底的活动侧而耦合到衬底。底部半导体管芯的活动侧面对并且传导地耦合到顶部半导体管芯的活动侧。顶部半导体管芯通过绕过底部半导体管芯的第一级互连而传导地耦合到衬底。
【专利说明】具有穿模的第一级互连的3D集成电路封装件
【技术领域】
[0001]本发明的实施例在封装件领域中，并且特别是具有穿模(through-mold)的第一级互连的3D集成电路封装件和形成这样的封装件的方法。
【背景技术】
[0002]当前的消费者电子设备市场频繁地需求要求非常错综复杂的电路的复杂功能。缩放到越来越小的基本构建块(例如，晶体管)已经允许单个管芯上更错综复杂的电路的合成(利用每个进步的一代)。半导体封装件用于保护集成电路(IC)芯片或管芯，并且也向管芯提供到外部电路的电接口。随着更小的电子装置的需求的增加，半导体封装件被设计得更紧凑并且必须支持更大的电路密度。此外，更高性能装置的需求引起改进的半导体封装件的需要(它允许与后续组件处理兼容的薄封装外形和低的整体翘曲)。
[0003]数年来，C4焊料球连接已经用于提供半导体装置与衬底之间的倒装芯片互连。倒装芯片或受控崩塌芯片连接(Controlled Collapse Chip Connection, C4)是用于半导体装置(例如，集成电路(IC)芯片、MEMS或部件)的一种安装，它利用焊料凸起(bump)而不是导线接合。焊料凸起沉积在C4焊盘上，位于衬底封装件的顶部一侧。为了将半导体装置安装到衬底，将半导体装置倒装过来(在安装区域上活动侧朝下)。焊料凸起用于将半导体装置直接连接到衬底。然而，此方式可能受限于安装区域的大小并且可能不容易适应层叠型管芯。
[0004]因此，半球状的C4焊料凸起形成于绝缘层上和连接器焊盘(也被称为凸起焊盘)暴露的表面上，其中每个都是通过绝缘层或多个绝缘层中的通孔而暴露。然后，焊料凸起被加热到高于它们的熔点直到它们回流并且与管芯的铜柱凸起形成连接。可能使用多个不同的处理技术(包含蒸发、丝网印刷和电镀)来制作实际的C4焊料凸起。通过电镀的制作要求一系列基本操作来隔离C4凸起，这些操作典型地包含金属性种子层的沉积、图像化的光致抗蚀剂的施加(在C4焊料凸起的图案中)、焊料的电沉积、光致抗蚀剂的脱模、以及金属性种子层的子蚀刻。
[0005]另一方面，传统的导线接合方式可能限制能够合理地包含在单个半导体封装件中的半导体管芯的数量。此外，当尝试在半导体封装件中封装大量半导体管芯时，可产生全面的结构性问题。因此，在半导体封装件的演进中需要附加的改进。
【发明内容】
[0006]本发明的实施例包含具有穿模的第一级互连的3D集成电路封装件以及形成这样的封装件的方法。
[0007]在一实施例中，一种半导体封装件包含衬底。底部半导体管芯具有活动侧，该活动侧具有表面区域。底部半导体管芯利用远离衬底的活动侧而耦合到衬底。顶部半导体管芯具有活动侧，该活动侧具有大于底部半导体管芯的表面区域的表面区域。顶部半导体管芯利用接近衬底的活动侧而耦合到衬底。底部半导体管芯的活动侧面对并且传导地耦合到顶部半导体管芯的活动侧。顶部半导体管芯通过绕过底部半导体管芯的第一级互连而传导地耦合到衬底。
[0008]在另一实施例中，一种制作半导体封装件的方法包含将多个分割(singulate)的第一管芯中的每个的活动侧接合到多个第二管芯的晶圆上的第二管芯的相应活动侧来形成晶圆级第一和第二管芯对。在晶圆级上在第一和第二管芯对上形成模塑层(moldinglayer)。从模塑层侧研磨(grind)晶圆来暴露每个第一管芯并且互连每个第二管芯的凸起。分割第一和第二管芯对。然后在相应封装件衬底上封装单独的第一和第二管芯对。
[0009]在另一实施例中，半导体管芯对包含第一半导体管芯，其具有活动侧，该活动侧具有表面区域。第一半导体管芯不包含穿硅的通孔(TSV)。第二半导体管芯具有活动侧，该活动侧具有大于第一半导体管芯的表面区域的表面区域。第一半导体管芯的活动侧面对并且传导地耦合到第二半导体管芯的活动侧。第二半导体管芯包含绕过并且邻近于第一半导体管芯的互连。
【专利附图】
【附图说明】
[0010]图1图示根据本发明的一实施例的具有穿模的第一级互连的3D集成电路封装件的截面图。
[0011]图2图示根据本发明的一实施例的具有穿模的第一级互连的3D集成电路封装件的截面图。
[0012]图3图示根据本发明的一实施例的具有穿模的第一级互连的3D集成电路封装件的截面图。
[0013]图4图示根据本发明的一实施例的具有穿模的第一级互连的3D集成电路封装件的截面图。
[0014]图5A图示根据本发明的一实施例的表示包含在制作半导体封装件的方法中提供进来的顶部管芯晶圆的操作的俯视图和截面图。
[0015]图5B图示根据本发明的一实施例的表示包含在制作半导体封装件的方法中的底部管芯接合管芯附连(BDA)工艺的操作的俯视图和截面图。
[0016]图5C图示根据本发明的一实施例的表示包含在制作半导体封装件的方法中在晶圆级形成模塑层的操作的俯视图和截面图。
[0017]图图示根据本发明的一实施例的表示包含在制作半导体封装件的方法中的晶圆前侧研磨来暴露底部管芯和FLI凸起的操作的俯视图和截面图。
[0018]图5E图示根据本发明的一实施例的表示包含在制作半导体封装件的方法中的晶圆后侧研磨来提供削薄的晶圆并且实现最终顶部管芯的目标厚度的操作的俯视图和截面图。
[0019]图5F图示根据本发明的一实施例的表示包含在制作半导体封装件的方法中的切割来提供单独的顶部和底部管芯对的操作的截面图。
[0020]图6是根据本发明的一实施例的计算机系统的示意图。
【具体实施方式】
[0021]描述了具有穿模的第一级互连的3D集成电路封装件以及形成这样的封装件的方法。在下文的描述中，阐述了大量具体细节(例如，封装架构和材料机制)，以便提供本发明的实施例的透彻理解。对于本领域技术人员而言将明显的是本发明的实施例可在没有这些具体细节的情况下实践。在其它实例中，没有详细描述熟知特征(例如，集成电路设计布局)以便不使得不必要地混淆本发明的实施例。此外，要理解，在图中示出的各实施例是说明性的表示并且不一定按比例绘制。
[0022]本发明的一个或多个实施例的目标是三维(3D)集成电路(IC)半导体封装。在一实施例中，封装用穿模的第一级互连(FLI)来实现。本文描述的实施例可包含，但是不需要限于3D层叠管芯、面对面的3D层叠、穿模的FL1、以及中央处理单元(CPU)上的3D层叠管芯的使用。本文实施例的目标可在于近似10纳米的节点工艺或者超过该工艺。在一个或多个实施例中，层叠两个或者更多管芯而没有使用穿硅通孔(TSV)或导线接合。TSV方式是穿过方式，然而导线接合方式是绕过方式。本文描述的一个或多个实施例可被描述为混合的穿过和绕过方式。在一实施例中，一个或多个较小的管芯与较大的管芯面对面封装。
[0023]传统的3D层叠IC架构典型地要求穿过至少一个活动管芯的TSV。穿过活动管芯的TSV是很昂贵的，至少部分由于与创建TSV自身关联的成本。此外，昂贵的管芯区域可被TSV加TSV阻止区消耗。因此，本文的至少一些实施例向3D封装提供无TSV方式。
[0024]在特定实施例中(此处以概述形式和以下更多细节来描述)，由两个有源装置(例如，顶部活动管芯和底部活动管芯)的面对面的(FtF)层叠来形成3D 1C，而无需任何一个装置上的TSV。顶部管芯大于底部管芯。顶部管芯包含围绕底部管芯的高的铜凸起来向封装件衬底提供第一级互连(FLI)。为了简化组装工艺和结构化保护，FLI凸起嵌入到模塑化合物的内部。底部管芯间接地通过顶部管芯上的互连线路而电连接到封装件衬底(例如，用于电力输送等)。
[0025]本文描述的以及关于一个或多个实施例的特征包含但不限于，Ca)没有TSV的3DIC封装件结构(例如，利用顶部活动管芯上的矮的和高的凸起的混合来通过矮的凸起连接到底部活动管芯并且通过高的凸起连接到封装件衬底)，(b)嵌入模塑化合物中的高的凸起(例如，在最终FLI底部填充之前，在晶圆级上执行模塑)，(C)通过研磨或激光开口或其组合来显露穿过模化合物的FLI凸起，Cd)底部活动管芯的最终削薄是通过层叠管芯晶圆的模塑的前侧的研磨(例如，允许极薄的底部管芯(例如，在10-20微米的范围中))来完成的，以及(e):(a)_ (d)的排列和组合。
[0026]本文描述若干具体实施例来图示涉及的整体内容。例如，图1-图4图示根据本发明的实施例的具有穿模的第一级互连的各种3D集成电路封装件的截面图。
[0027]在第一示例中，参考图1，半导体封装件100包含衬底102。底部半导体管芯104具有活动侧106，该活动侧106具有表面区域。底部半导体管芯104利用远离衬底102的活动侧106而耦合到衬底102。顶部半导体管芯108具有活动侧110，该活动侧110具有大于底部半导体管芯104的表面区域的表面区域。顶部半导体管芯108利用接近衬底102的活动侧110而耦合到衬底102。底部半导体管芯104的活动侧106面对并且通过管芯到管芯互连结构112 (例如，由来自每个管芯的焊料凸起组成)而传导地耦合到顶部半导体管芯108的活动侧110。顶部半导体管芯108通过绕过底部半导体管芯104的第一级互连114而传导地耦合到衬底102。通过从顶部半导体管芯108的活动侧110延伸出来并且邻近于底部半导体管芯104的多个凸起120 (例如，高的铜凸起)将顶部半导体管芯108另外传导地耦合到衬底102。多个凸起120耦合到第一级互连114。在一实施例中，底部半导体管芯104和多个凸起120容纳在模塑层116中，如图1中描绘的。在一实施例中，由底部填充材料层118将顶部半导体管芯108和底部半导体管芯104另外耦合到衬底102，也如图1中描绘的。
[0028]在一实施例中，顶部半导体管芯108配置为将电力提供给底部半导体管芯104。在一实施例中，顶部半导体管芯108配置为促进底部半导体管芯104和衬底104之间的通信，例如，通过在衬底108中路由。在一实施例中，底部半导体管芯104不具有穿硅通孔(TSV)。因此，通过顶部管芯108上的互连线路以及FLI凸起114间接地实现底部管芯104与衬底102之间的连接。然而，应该理解的是，在备选实施例中，可通过使用底部管芯上的TSV来直接地连接底部管芯。
[0029]因此，参考图1，对于具有穿模的FLI的3D 1C，底部和顶部活动管芯面对面层叠。不需要TSV来实现这样的3D IC层叠。FLI铜凸起嵌入在模塑层中。顶部和底部管芯具有由模塑化合物底部填充的公共界面。从制作角度，具有穿模的第一级互连(FLI)的最终3DIC层叠管芯附连到封装件衬底(底部填充并装配的)，如以下与图5A-图5F关联的更多细节所描述的。
[0030]半导体管芯104或108中的一个或两个可形成自半导体衬底(例如，单晶硅衬底)。还可考虑其它材料，例如，但不限于，第II1-V组材料和锗或硅锗材料衬底。半导体管芯104或108的活动侧(分别是106或110)可以是在其上形成半导体装置的一侧。在一实施例中，半导体管芯104或108的活动侧106或110分别包含多个半导体装置(例如但不限于晶体管、电容器和电阻器)，它们由管芯互连结构互连在一起成为功能电路从而形成集成电路。本领域技术人员将理解的是，半导体管芯的装置侧包含具有集成电路和互连的活动部分。根据若干不同的实施例，半导体管芯可以是任何适当的集成电路装置，包含但不限于微处理器(单核或多核)、存储器装置、芯片组、图形装置、专用集成电路。
[0031]层叠的管芯器件100可特别地合适于封装存储器管芯以及逻辑管芯。例如，在一实施例中，管芯104或108中的一个是存储器管芯。另一管芯是逻辑管芯。在本发明的实施例中，存储器管芯是存储器装置(例如但不限于静态随机存取存储器(SRAM)、动态存取存储器(DRAM)、非易失性存储器(NVM))并且逻辑管芯是逻辑装置(例如但不限于微处理器和数字信号处理器)。
[0032]根据本发明的一实施例，一个或多个管芯互连结构112、多个凸起120、或第一级互连114由金属凸起的阵列组成。在一个实施例中，每个金属凸起由金属(例如但不限于，铜、金或镍)组成。取决于具体应用，衬底102可以是柔性衬底或刚性衬底。在一实施例中，衬底102具有本文布置的多个电轨迹。在一实施例中，也形成外部接触层。在一个实施例中，外部接触层包含球栅阵列(BGA)。在其它实施例中，外部接触层包含阵列，例如但不限于，连接盘栅格阵列(LGA)或引脚阵列(PGA)。
[0033]相对于模塑层116，若干选项可用于制作该层。在一实施例中，使用FLI凸起和模上的底部管芯方式。在一个实施例中，随后后侧研磨模上层来暴露FLI凸起。在一个实施例中，接近凸起(例如，铜凸起)来执行研磨并且然后激光烧蚀用于对铜凸起开口。随后，在铜凸起上执行焊料膏印刷或微球附连。在一个实施例中，执行铜凸起的直接激光开口而没有任何后侧研磨。可类似于以上而执行焊料操作。在另一实施例中，用FLI凸起上面的聚合物膜和底部管芯来暴露凸起和底部管芯模塑。不需要凸起暴露；然而，可能需要通过等离子体或激光等的FLI铜凸起的清理。在另一实施例中，使用转移或压缩模。在另一实施例中，延伸毛细管底部填充层形成来覆盖FLI凸起而不是传统的模塑。模塑层116可以由非传导材料组成。在一个实施例中，模塑层116由材料(例如但不限于，塑料或由二氧化硅填充物组成的环氧树脂)组成。相对于底部填充材料层118，在一实施例中，选项包含在FLI模塑期间的LMI界面(例如，管芯-管芯界面)的模底部填充(MUF)、EF-TCB (热压缩接合)或模塑以前的底部填充。
[0034]在第二示例中，参考图2，半导体封装件200包含衬底202。底部半导体管芯204具有活动侧206，该活动侧206具有表面区域。底部半导体管芯204利用远离衬底202的活动侧206而耦合到衬底202。顶部半导体管芯208具有活动侧210，该活动侧210具有大于底部半导体管芯204的表面区域的表面区域。顶部半导体管芯208利用接近衬底202的活动侧210而耦合到衬底202。底部半导体管芯204的活动侧206面对并且通过管芯到管芯互连结构212传导地耦合到顶部半导体管芯208的活动侧210。顶部半导体管芯208通过绕过底部半导体管芯204的第一级互连214而传导地耦合到衬底202。顶部半导体管芯108通过从顶部半导体管芯208的活动侧210延伸出来并且至少部分地邻近于底部半导体管芯204和多个焊料球222的多个凸起220而另外传导地耦合到衬底202。多个焊料球222耦合到第一级互连214。在一实施例中，底部半导体管芯204、多个凸起220和多个焊料球222容纳在模塑层216中，如图2中描绘的。在一实施例中，由底部填充材料层218将顶部半导体管芯208和底部半导体管芯204另外耦合到衬底202，也如图2中描绘的。
[0035]因此，参考图2，具有穿模的FLI的3D IC的另一方式包含模塑层内的沉积焊料。焊料可在模塑之前放置并且然后由后侧研磨或激光开口而暴露。备选地，焊料膏可在通过铜凸起激光开口之后放置。封装后的管芯的特性和配置以及封装件200的材料可相同或类似于以上对于封装件100描述的那些。在一实施例中，焊料球222由铅组成或没有铅(例如，金和锡焊料或银和锡焊料的合金)。
[0036]参考图1和2，混合的FLI凸起高度可用于顶部半导体管芯。例如，在一个实施例中，混合高度FLI凸起通过使用顶部帽或细长的铜柱凸起工艺来创建。此处，第一凸起掩模和电镀操作为FLI和LMI两者提供短的凸起高度。第二凸起掩模和电镀操作只提供FLI凸起作为较高一者。要理解，可为FLI执行铜和焊料凸起的各种组合，如图1和2示出的。
[0037]在第三示例中，参考图3，半导体封装件300包含衬底302。底部半导体管芯304具有活动侧306，该活动侧306具有表面区域。底部半导体管芯304利用远离衬底302的活动侧306而耦合到衬底302。顶部半导体管芯308具有活动侧310，该活动侧310具有大于底部半导体管芯304的表面区域的表面区域。顶部半导体管芯308利用接近衬底302的活动侧310而耦合到衬底302。底部半导体管芯304的活动侧306面对并且通过管芯到管芯互连结构312传导地耦合到顶部半导体管芯308的活动侧310。顶部半导体管芯308通过绕过底部半导体管芯304的第一级互连314而传导地耦合到衬底302。通过从顶部半导体管芯308的活动侧310延伸出来的、但不邻近于底部半导体管芯304和多个焊料球322的多个凸起320 (例如，短的凸起)将顶部半导体管芯308另外传导地耦合到衬底302。多个焊料球322耦合到第一级互连314。在一实施例中，底部半导体管芯304、多个凸起320和多个焊料球322容纳在模塑层316中，如图3中描绘的。在一实施例中，由底部填充材料层318将顶部半导体管芯308和底部半导体管芯304另外耦合到衬底302，也如图3中描绘的。
[0038]因此，参考图3，具有穿模的FLI的3D IC的另一方式包含制作相同高度的顶部管芯FLI和LMI铜凸起。焊料可在模塑之前放置并且然后由后侧研磨或激光开口而暴露。备选地，焊料膏可在激光开口铜凸起之后放置。封装后的管芯的特性和配置以及封装件300的材料可相同或类似于以上对于封装件100或200描述的那些。
[0039]在第四示例中，参考图4，半导体封装件400包含衬底402。底部半导体管芯404具有活动侧406，该活动侧406具有表面区域。底部半导体管芯404利用远离衬底402的活动侧406而耦合到衬底402。顶部半导体管芯408具有活动侧410，该活动侧410具有大于底部半导体管芯404的表面区域的表面区域。顶部半导体管芯408利用接近衬底402的活动侧410而耦合到衬底402。底部半导体管芯404的活动侧406面对并且通过管芯到管芯互连结构412传导地耦合到顶部半导体管芯408的活动侧410。顶部半导体管芯408通过绕过底部半导体管芯404的第一级互连414而传导地耦合到衬底402。通过从顶部半导体管芯408的活动侧410延伸出来并且邻近于底部半导体管芯404的多个凸起柱420将顶部半导体管芯408另外传导地耦合到衬底402。多个凸起柱420包含中间焊料球422。多个凸起柱420耦合到第一级互连414。在一实施例中，底部半导体管芯404和多个凸起柱420容纳在模塑层416中，如图4中描绘的。在一实施例中，由底部填充材料层418将顶部半导体管芯408和底部半导体管芯404另外耦合到衬底402，也如图4中描绘的。
[0040]因此，参考图4，具有穿模的FLI的3D IC的另一方式包含制作相同高度的顶部管芯FLI和LMI铜凸起。铜凸起被电镀在焊料上。层间电介质(ILD)压力缓解可以由这样的焊料放置来实现。封装后的管芯的特性和配置以及封装件400的材料可相同或类似于以上对于封装件100、200或300描述的那些。
[0041]在另一方面，本文提供制作具有穿模的第一级互连的3D集成电路封装件的方法。例如，图5A-图5F图示根据本发明的一实施例的表示在制作半导体封装件的方法中的各种操作的俯视图和截面图。
[0042]参考图5A，提供进来的顶部管芯晶圆500。顶部管芯晶圆可以是完整的厚度(例如，它不需要削薄)并且可能被划线，例如，通过激光划线工艺。沿着a-a’轴示出截面。然后可执行底部管芯502接合管芯附连(BDA)工艺来使个别底部管芯附连到晶圆级顶部管芯504，如图5B中描绘的。沿着b-b’轴示出截面。可通过CAM或热压缩接合(TCB)来实现晶圆级接合。
[0043]参考图5C，在图5B中示出的结构上形成模塑层506 (在晶圆级)。沿着c_c’轴示出截面。在一个实施例中，模塑层506形成在FLI凸起和底部管芯上，并且提供底部填充(如果底部/顶部管芯界面管芯界面没有被预先底部填充)。要理解，底部管芯502可能改为被暴露作为经模塑的管芯。然后，研磨晶圆500的前侧来暴露底部管芯502和FLI凸起508，如图中描绘的。沿着d-d’轴示出截面。
[0044]参考图5E，晶圆500经受后侧研磨来提供削薄的晶圆500并且实现最终顶部管芯的目标厚度。工艺可能类似于传统的晶圆削薄。沿着e-e’轴示出截面。然后，削薄的晶圆500’被切割来提供单独的管芯对510，如图5F中描绘的。在执行激光划线的情况下，如参考图5A提到的，图5E的后侧研磨可以是实际上分割顶部和底部管芯对的操作。要理解，可使用用于顶部管芯划线道定位的凸起区域或底部管芯边缘。分割后的结构510包含附连的底部管芯502、削薄的顶部管芯504’、模塑层506以及FLI凸起508。要理解，在最终装配后，相对于收纳衬底，顶部管芯504’将实际上位于底部管芯502的顶部上。
[0045]在一实施例中，焊料选项包含在模塑层内不形成焊料(例如，在模塑层内只形成铜凸起)。在另一实施例中，焊料选项包含在模塑之前形成放置在FLI铜凸起上的焊料球或电镀焊料并且通过模塑层的后侧研磨和/或激光开口来暴露焊料。在另一实施例中，焊料选项包含提供在后侧研磨和/或激光开口之后放置的焊料膏或微球来显露FLI铜凸起。
[0046]在一实施例中，与图5A-5F关联描述的工艺流程包含促进薄的管芯(10-20微米薄)的使用并且允许在CPU管芯上的两个不同的凸起高度的制作。在一实施例中，工艺流程或其变型对于在CPU上3D层叠各种其它有源装置(例如，各种CPU核上的小的存储器管芯、无线芯片或小的模拟装置)是有用的。在一实施例中，由于材料和工艺差别以及由于在顶部管芯切割期间创建的晶圆级模塑的不同的边缘外形，所使用的模塑化合物区别于最终FLI底部填充。在一实施例中，通过后侧研磨和/或激光开口来显露FLI凸起以在FLI凸起上和周围留下特定的可检测的签名。
[0047]在另一方面，本文的一个或多个实施例的目标在于:在封装以前制作管芯对。例如，在一实施例中，半导体管芯对包含第一半导体管芯，其具有活动侧，该活动侧具有表面区域。第一半导体管芯不具有穿硅通孔(TSV)。第二半导体管芯具有活动侧，该活动侧具有大于第一半导体管芯的表面区域的表面区域。第一半导体管芯的活动侧面对并且传导地耦合到第二半导体管芯的活动侧。第二半导体管芯包含绕过并且邻近于第一半导体管芯的互连。
[0048]在一个这样的实施例中，第二半导体管芯的互连包含从第二半导体管芯的活动侧延伸出来并且邻近于第一半导体管芯的多个凸起。在具体的这样的实施例中，第一半导体管芯和多个凸起容纳在模塑层中。
[0049]在另一这样的实施例中，第二半导体管芯的互连包含从第二半导体管芯的活动侧延伸出来并且至少部分地邻近于第一半导体管芯并且还邻近于多个焊料球的多个凸起。在具体的这样的实施例中，第一半导体管芯、多个凸起和多个焊料球容纳在模塑层中。
[0050]在另一这样的实施例中，第二半导体管芯的互连包含从第二半导体管芯的活动侧延伸出来但不邻近于第一半导体管芯并且也不邻近于多个焊料球的多个凸起。在具体的这样的实施例中，底部半导体管芯、多个凸起和多个焊料球容纳在模塑层中。
[0051]在另一这样的实施例中，第二半导体管芯的互连包含从第二半导体管芯的活动侧延伸出来并且邻近于第一半导体管芯的多个凸起柱。多个凸起柱由中间焊料球组成。在具体的这样的实施例中，底部半导体管芯和多个凸起柱容纳在模塑层中。
[0052]在一实施例中，第二半导体管芯配置为将电力提供到第一半导体管芯。
[0053]图6是根据本发明的一实施例的计算机系统600的示意图。如所描绘的，计算机系统600 (也被称作电子系统600)可以包含根据如本公开中阐述的若干公开的实施例和它们的等效中的任何一个的具有穿模的第一级互连的3D集成电路封装件。计算机系统600可以是例如上网本计算机等移动装置。计算机系统600可以是例如无线智能电话等移动装置。计算机系统600可以是台式计算机。计算机系统600可以是手持式阅读器。
[0054]在一实施例中，电子系统600是包含系统总线620来电稱合电子系统600的各种部件的计算机系统。系统总线620是单个总线或根据各实施例的总线的任何组合。电子系统600包含将电力提供到集成电路610的电压源630。在一些实施例中，电压源630通过系统总线620将电流提供到集成电路610。
[0055]集成电路610电耦合到系统总线620并且包含根据实施例的任何电路或电路组合。在一实施例中，集成电路610包含可以具有任何类型的处理器612。如本文所使用的，处理器612可意味着任何类型的电路，例如但不限于，微处理器、微控制器、图形处理器、数字信号处理器或另一处理器。在一实施例中，处理器612是本文公开的具有穿模的第一级互连的3D集成电路封装件。在一实施例中，在处理器的存储器高速缓存中具有SRAM实施例。可以包含在集成电路610中的其它类型的电路是定制电路或专用集成电路(ASIC)，例如，用于无线装置(例如，蜂窝电话、智能电话、寻呼机、便携式计算机、双向无线电以及类似电子系统)的通信电路614。在一实施例中，处理器610包含管芯上存储器616 (例如,静态随机存取存储器(SRAM))。在一实施例中，处理器610包含嵌入式管芯上存储器616(例如，嵌入式动态随机存取存储器(eDRAM))。
[0056]在一实施例中，随后的集成电路611补充集成电路610。有用的实施例包含双处理器613和双通信电路615以及双管芯上存储器617(例如，SRAM)。在一实施例中，双集成电路610包含嵌入式管芯上存储器617 (例如，eDRAM)ο
[0057]在一实施例中，电子系统600也包含外部存储器640,它又可包含合适于特定应用的一个或多个存储器元件，例如，以RAM的形式的主存储器642、一个或多个硬驱动644、和/或处理可移除介质646 (例如，软磁盘、光盘(⑶)、数字化多功能盘(DVD)、闪速存储器驱动器、以及在本领域已知的其它可移除介质)的一个或多个驱动器。外部存储器640还可是嵌入式存储器648 (例如，根据实施例的具有穿模的第一级互连的3D集成电路封装件中的第一管芯)。
[0058]在一实施例中，电子系统600还包含显不装置650、音频输出660。在一实施例中，电子系统600包含输入装置(例如，控制器670)，它可以是键盘、鼠标、追踪球、游戏控制器、麦克风、语音识别装置、或将信息输入到电子系统600的任何其它输入装置。在一实施例中，输入装置670是照相机。在一实施例中，输入装置670是数字录音机。在一实施例中，输入装置670是照相机和数字录音机。
[0059]如在本文中示出的，集成电路610可以实现在多个不同的实施例中，包含根据若干公开的实施例和它们的等效中的任何一个的具有穿模的第一级互连的3D集成电路封装件、电子系统、计算机系统、制作集成电路的一个或多个方法、以及制作电子组装件(包含根据如本文在各实施例中阐述的若干公开的实施例以及它们的本领域认识的等效中的任何一个的具有穿模的第一级互连的3D集成电路封装件)的一个或多个方法。元件、材料、几何形状、尺寸以及操作序列全部可以变化来符合特定I/O耦合要求，包含嵌入在处理器中的微电子管芯的阵列接触计数、阵列接触配置，其根据若干公开的具有穿模的第一级互连的3D集成电路封装件的实施例和它们的等效中的任何一个来安装衬底。
[0060]因此，已经公开了具有穿模的第一级互连的3D集成电路封装件以及形成这样的封装件的方法。在一实施例中，半导体封装件包含衬底。底部半导体管芯具有活动侧，该活动侧具有表面区域。底部半导体管芯利用远离衬底的活动侧而耦合到衬底。顶部半导体管芯具有活动侧，该活动侧具有大于底部半导体管芯的表面区域的表面区域。顶部半导体管芯利用接近衬底的活动侧而耦合到衬底。底部半导体管芯的活动侧面对并且传导地耦合到顶部半导体管芯的活动侧。顶部半导体管芯通过绕过底部半导体管芯的第一级互连而传导地耦合到衬底。在一个这样的实施例中，底部半导体管芯不具有穿硅通孔(TSV)。
【权利要求】
1.一种半导体封装件，包括: 衬底； 底部半导体管芯，具有活动侧，该活动侧具有表面区域，所述底部半导体管芯利用远离所述衬底的活动侧而耦合到所述衬底；以及顶部半导体管芯，具有活动侧，该活动侧具有大于所述底部半导体管芯的表面区域的表面区域，所述顶部半 导体管芯利用接近所述衬底的活动侧而耦合到所述衬底，其中所述底部半导体管芯的活动侧面对并且传导地耦合到所述顶部半导体管芯的活动侧，并且其中所述顶部半导体管芯通过绕过所述底部半导体管芯的第一级互连而传导地耦合到所述衬。
2.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯通过从所述顶部半导体管芯的活动侧延伸出来并且邻近于所述底部半导体管芯的多个凸起而传导地耦合到所述衬底，所述多个凸起耦合到所述第一级互连。
3.如权利要求2所述的半导体封装件，其中所述底部半导体管芯和所述多个凸起容纳在模塑层中。
4.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯通过从所述顶部半导体管芯的活动侧延伸出来并且至少部分地邻近于所述底部半导体管芯和多个焊料球的多个凸起而传导地耦合到所述衬底，所述多个焊料球耦合到所述第一级互连。
5.如权利要求4所述的半导体封装件，其中所述底部半导体管芯、所述多个凸起和所述多个焊料球容纳在模塑层中。
6.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯通过从所述顶部半导体管芯的活动侧延伸出来但不邻近于所述底部半导体管芯和多个焊料球的多个凸起而传导地耦合到所述衬底，所述多个焊料球耦合到所述第一级互连。
7.如权利要求6所述的半导体封装件，其中所述底部半导体管芯、所述多个凸起和所述多个焊料球容纳在模塑层中。
8.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯通过从所述顶部半导体管芯的活动侧延伸出来并且邻近于所述底部半导体管芯的多个凸起柱而传导地耦合到所述衬底，所述多个凸起柱包括中间焊料球，并且所述多个凸起柱耦合到所述第一级互连。
9.如权利要求8所述的半导体封装件，其中所述底部半导体管芯和所述多个凸起柱容纳在模塑层中。
10.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯和所述底部半导体管芯通过底部填充材料层而另外耦合到所述衬底。
11.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯配置为将电力提供到所述底部半导体管芯。
12.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯配置为促进所述底部半导体管芯与所述衬底之间的通信。
13.如权利要求1所述的半导体封装件，其中所述底部半导体管芯不包括穿硅通孔(TSV)0
14.一种制作半导体封装件的方法，所述方法包括: 将多个分割的第一管芯中的每个的活动侧接合到多个第二管芯的晶圆上的第二管芯的相应活动侧来形成晶圆级第一和第二管芯对； 在所述晶圆级上在所述第一和第二管芯对上形成模塑层； 从所述模塑层侧研磨所述晶圆来暴露每个所述第一管芯并且互连每个所述第二管芯的凸起； 分割所述第一和第二管芯对；以及 在相应封装件衬底上封装单独的第一和第二管芯对。
15.如权利要求14所述的方法，其中分割所述第一和第二管芯对包括激光划线所述晶圆的前侧。
16.如权利要求15所述的方法，其中分割所述第一和第二管芯对还包括在对所述晶圆的所述前侧划线之后研磨所述晶圆的后侧。
17.一种半导体管芯对，包括: 第一半导体管芯，具有活动侧，该活动侧具有表面区域，所述第一半导体管芯不包括穿硅通孔(TSV);以及 第二半导体管芯，具有活动侧，该活动侧具有大于所述第一半导体管芯的表面区域的表面区域，所述第一半导体管芯的活动侧面对并且传导地耦合到所述第二半导体管芯的活动侧，并且所述第二半导体管芯包括绕过并且邻近于所述第一半导体管芯的互连。
18.如权利要求17所述的半导体管芯对，其中所述第二半导体管芯的所述互连包括从所述第二半导体管芯的活动侧延伸出来并且邻近于所述第一半导体管芯的多个凸起。
19.如权利要求18所述的半导体管芯对，其中所述第一半导体管芯和所述多个凸起容纳在模塑层中。
20.如权利要求17所述的半导体管芯对，其中所述第二半导体管芯的所述互连包括从所述第二半导体管芯的活动侧延伸出来并且至少部分地邻近于所述第一半导体管芯并且也邻近于多个焊料球的多个凸起。
21.如权利要求20所述的半导体管芯对，其中所述第一半导体管芯、所述多个凸起和所述多个焊料球容纳在模塑层中。
22.如权利要求17所述的半导体管芯对，其中所述第二半导体管芯的所述互连包括从所述第二半导体管芯的活动侧延伸出来但不邻近于所述第一半导体管芯并且也不邻近于多个焊料球的多个凸起。
23.如权利要求22所述的半导体管芯对，其中所述第一半导体管芯、所述多个凸起以及所述多个焊料球容纳在模塑层中。
24.如权利要求17所述的半导体管芯对，其中所述第二半导体管芯的所述互连包括从所述第二半导体管芯的活动侧延伸出来并且邻近于所述第一半导体管芯的多个凸起柱，所述多个凸起柱包括中间焊料球。
25.如权利要求24所述的半导体管芯对，其中所述第一半导体管芯和所述多个凸起柱容纳在模塑层中。
26.如权利要求17所述的半导体管芯对，其中所述第二半导体管芯配置为将电力提供到所述第一半导体管芯。
【文档编号】H01L23/48GK103988300SQ201180075749
【公开日】2014年8月13日 申请日期:2011年12月22日 优先权日:2011年12月22日
【发明者】D.马利克, R.L.桑克曼 申请人:英特尔公司