用于浅沟道隔离(sti)的掺杂氧化物的制作方法

专利名称：用于浅沟道隔离(sti)的掺杂氧化物的制作方法
技术领域：
本发明大体上涉及一种半导体衬底的工艺，更具体地涉及浅沟道隔离(STI)中的氧化物的工艺。
背景技术：
浅沟道隔离(STI)被用于将半导体晶圆上的有源区域与其他区域分离和隔离。可以通过蚀刻沟道，以诸如氧化物的电介质过量填充沟道，然后以诸如化学机械剖光(CMP)或蚀刻的工艺来去除所有过量的电介质从而将电介质去除到沟道外，来形成STI。该电介质有助于使有源区域彼此电气隔离。由于电路密度持续增长，所以STI结构的平面化会影响到多晶硅结构的图案化。

发明内容
为解决上述问题，本发明提供了一种对衬底上的浅沟道隔离STI结构的表面氧化层进行掺杂的方法，包括在带有STI结构的衬底上进行化学-机械剖光CMP，其中，用氧化层填充STI结构，以及其中，进行CMP以去除STI结构外部的氧化层，以及其中，将用作蚀刻掩模以形成STI结构的硬掩模层用作CMP停止件，以及其中，CMP在STI结构上形成平坦的表面，在平坦的表面上带有氧化物；以碳原子对STI结构上的平坦的表面上的氧化物进行掺杂；在进行掺杂后对衬底进行退火；并且去除硬掩模层。其中，在STI结构的平坦表面上的掺杂有碳原子的氧化物的蚀刻率在窄STI结构、宽STI结构上以及在角部STI结构上基本相同。其中，退火的温度在从大约900°C至大约1350°C的范围内。其中，退火是通过快速热退火RTA、炉退火、激光退火或闪光退火(快速退火)来进行的。其中，退火是在从大约50ii s至大约10分钟的范围内的持续时间中进行的。其中，掺杂区域的深度在从大约50nm至大约800nm的范围内。其中，掺杂是通过能量在从大约2KeV至大约60KeV的范围内的离子束、以掺杂浓度在从大约1E12 I/cm3至大约1E17 I/cm3的范围内的剂量、并且在从大约_150°C至大约25 °C的范围内的掺杂温度下进行的。其中，掺杂是以含碳气体通过等离子体掺杂来进行的。其中，所掺杂的等离子体是远程产生的。其中，含碳气体选自由CH4、CxHy、或其组合构成的组中，并且其中，X在从2至12的范围内并且y在从2至26的范围内。其中，含碳气体与选自由He、Ar、Ne、Kr、Xe和H2构成的组中的惰性气体混合。其中，偏置电压在从大约OKV至大约IOKV的范围内，以及其中，掺杂的碳的剂量在从大约1E12 1/cm3至大约1E17 I/cm3的范围内。其中，掺杂的等离子体是具有在从大约5%至大约95%的范围内的占空比的脉冲等 离子体。此外，本发明还提供了一种对衬底上的浅沟道隔离STI结构的表面氧化层进行掺杂的方法，包括在带有STI结构的衬底上进行化学-机械剖光CMP，其中，用氧化层填充STI结构，以及其中，进行CMP以去除STI结构外部的氧化层，以及其中，将用作蚀刻掩模以形成STI结构的硬掩模层用作CMP停止件，以及其中，CMP在STI结构上形成平坦的表面，在平坦的表面上带有氧化物；以碳原子对STI结构上的平坦的表面上的氧化物进行掺杂；并且去除硬掩模层。该方法进一步包括在进行掺杂后对衬底进行退火，其中，退火的温度在从大约900°C至大约1350°C的范围内。其中，掺杂是以含碳气体通过等离子体掺杂来进行的。此外还提供了一种硅衬底上的浅沟道隔离STI结构，包括第一 STI结构，以及其中，第一 STI结构被硅包围，以及其中，第一 STI结构填充有氧化硅，以及其中，第一 STI结构的第一表面与包围第一 STI结构的硅的第二表面基本处在相同的水平面上；以及其中，以碳掺杂第一 STI结构的表面上的氧化硅，从而减小和控制第一 STI结构的氧化硅的湿蚀刻率。该结构进一步包括第二 STI结构，以及其中，第二 STI结构也被硅包围，以及其中，第二 STI结构填充有氧化硅；以及其中，第二 STI结构的第三表面与包围第二 STI结构的硅的第二表面基本处在相同的水平面上；以及其中，也以碳掺杂第二 STI结构的表面上的氧化硅，从而减小和控制第一 STI结构的氧化硅湿蚀刻率。其中，第一 STI结构的第一表面与第二 STI结构的第三表面基本处在相同的水平面上。其中，第一 STI结构的宽度在从大约30nm至大约2000nm的范围内，以及其中，第二 STI结构的宽度基本上大于第一 STI结构的宽度。


根据下面的结合相应附图的详细说明能够更简单地理解本发明，相似的参考符号表示相似的结构元件。图1A-1D示出根据一些实施例的工艺流程中的STI结构的横截面图。图2A和2D-2F示出根据一些实施例的在有碳掺杂的工艺流程中的STI结构的横截面图。图2B示出根据一些实施例的通过离子束和等离子体进行掺杂的掺杂分布图。图2C示出根据一些实施例的脉冲等离子体反应器的RF功率与时间的函数。图3示出根据一些实施例的掺杂STI结构的氧化物表面以改善湿蚀刻率的均匀性的工艺流程。
具体实施例方式应该理解，以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。图IA示出根据一些实施例的两个浅沟道隔离(STI)结构的横截面图。这两个STI结构包括窄结构110和宽结构120。在一些实施例中，窄结构110具有从大约30nm至大约2000nm范围内的宽度。通过在半导体衬底100上使用硬掩模层102来形成STI结构。半导体衬底100包括硅。可选择地，衬底100包括锗或硅锗。在其他实施例中，衬底100可以使用其他的半导体材料，诸如，金刚石、碳化硅、砷化镓，GaAsP、AlInAs、AlGaAs、GaInP或其合适的其他组合。另外，半导体衬底可以是块状半导体，诸如，块硅(bulk silicon)。该块硅可以进一步包括硅 外延层。在一个实施例中，在硅衬底上形成焊盘硅氧化层101。该焊盘硅氧化层101通过热氧化工艺形成。在一些实施例中，焊盘硅氧化层101具有从大约50埃到大约200埃范围内的厚度。在一些实施例中，硬掩模层102由氮化硅构成并且形成在焊盘硅氧化层101上。硬掩模层102可以通过低压化学汽相沉积(LPCVD)工艺形成。例如，该包括二氯甲硅烷(DCS或SiH2Cl2)、二 (叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的前体(precursor)用于CVD工艺以形成在硬掩模层102上。在一些实施例中，硬掩模层102具有从大约400埃到大约1500埃范围内的厚度。然后，对该硬掩模层102进行图案化以形成用于浅沟道蚀刻的膜。在形成硬膜的过程中包括光阻沉积、光刻和光阻显影、蚀刻和蚀刻后光阻清除。可选择地，可以使用其他介电材料作为硬膜。例如，可以将氮氧化硅作为硬膜。在一些实施例中，出于隔离的目的，浅沟道具有从大约0. 20微米到大约I微米范围内的深度。该浅沟道填充有一种或多种介电材料以形成沟道隔离部件110和120，也被称作浅沟道隔离(STI)。在一些实施例中，衬里(liner)层103用作STI的开口的衬里。该衬里层103可以由二氧化硅构成，具有从大约0人(无衬里)至大约300A范围内的厚度。衬里氧化物可以通过使用氧气或含混合气体的氧来氧化形成，以氧化STI开口表面上的硅。例如，可以通过在从大约900°C至大约1100°C的温度下的氧气环境中氧化暴露的硅来形成氧化衬里层103。可以在沉积氧化衬里层103之后进行退火工艺(或退火)以防止由于氧化工艺而出现的晶体缺陷。之后，用介电间隙填充层(dielectric gapfill layer) 105填充STI的开口。在一些实施例中，由氧化硅构成的介电间隙填充层105可以通过CVD工艺填充在沟道中。在各种实例中，可以通过高密度等离子体化学汽相沉积(HDPCVD)来形成氧化硅。可选择地，可以通过高纵横比工艺(HARP)来形成氧化硅。在其他实施例中，沟道隔离部件110和120可以包括多层结构。在改进的实施例中，也可以用其他合适的材料填充开口，诸如，氮化硅、氮氧化硅、低k材料、气隙或其组合，从而形成沟道隔离部件。在沉积介电间隙填充层105之后，衬底可以进行退火以增加间隙填充层105的密度并且降低其湿蚀刻率。该致密化工艺可以在熔炉或快速热处理(RTP)室中进行。在一些实施例中，在从大约900°C至大约1100°C范围内的温度下在RTP室中进行持续时间从大约10秒到大约I分钟的后间隙填充退火(post gapfill anneal)。在沟道填充完毕后，使衬底进行平坦化工艺以去除STI外过量的电介质。在一些实施例中，向半导体衬底实施化学机械剖光(CMP)工艺以去除沟道填充介电材料的过量部分并且形成整体平坦的表面。例如，CMP工艺可以将硬掩模层102用作剖光停止层，以便CMP工艺可以适当地停止在硬掩模层102上。可以使用其他的工艺以达到相似的剖光效果。例如，可以使用回蚀(etch-back)工艺以去除过量的沟道填充介电材料并且形成整体平坦的表面。图IB示出根据一些实施例的图IA在将硬掩模层102用作CMP停止层的CMP工艺后的结构。在CMP进行完毕后，为了去除硬掩模层102，可以进行湿氧化蚀刻以调整STI中的介电材料的高度。最后去除硬掩模层102和焊盘硅氧化层101，因为这两个层是牺牲层。为了使衬底的表面变平从而更简单并且更好地光刻形成图案，需要去除沟道中的部分氧化膜。在一些实施例中，通过稀释的HF浸涂进行氧化物去除。在一些实施例中，被去除的氧化物的目标数量在从大约200人至大约1300人的范围内。图IC示出根据一些实施例的图IB在稀释的HF浸涂之后的结构的示意图。在一些实施例中，通过以一定比例(诸如，50 I)混合HF和水来配制稀释的HF。稀释的HF浸在窄沟道110中具有比宽沟道120中更高的氧化物的氧化物去除率。图IC示出，Dl (在窄的浅沟道隔离110中氧化物蚀刻深度)大于D2(在宽的浅沟道隔离120中的氧化物蚀刻深度)。另外，在宽的STI 120的角部A处存在V形的凹陷(dip)，该凹陷也被称作STI缺角，该缺角是由高局部蚀刻率所导致的。高蚀刻率可能是在上述退火(或致密化工艺)之后由不同程度的氧化物密度所导致的。图IA示出虚线108，该虚线示出在STI的间隙填充之后的致密化(通过退火)的界限。介电间隙填充层105的上部的致密化程度比层105的用虚线108与上部隔开的下部的致密化程度更好。在介电CMP之后，虚线108的一部分如图IB所示地保留下来。图IA和IB示出，在窄STIllO内的介电填充层并未很好地致密化。由于未致密化层105的更高的蚀刻率，导致蚀刻深度Dl大于蚀刻深度D2。图IB还示出宽的STI 120的角部A附近的窄的部分并未很好地致密化，这导致产生V形的角部凹陷(或STI缺角)。稀释的HF在宽的和窄的STI之间产生高度差并且产生STI角部凹陷(缺角)。在进行稀释的HF浸涂以降低STI结构的表面之后，通过蚀刻来去除硬掩模层102。衬底100可以进行进一步的工艺过程直至多晶硅形成图案以形成栅极结构。在这些工艺的操作过程中，存在用于去除介电层的湿工艺，诸如，去除焊盘氧化层101，以及去除牺牲的氧化层(未示出)，该牺牲的氧化层用于形成图案和注入扩散区域(也未示出)。这种介电去除的湿工艺使窄STI和宽STI之间的阶梯高度差进一步恶化，并且也使角部凹陷(STI缺角)进一步恶化。图ID示出根据一些实施例的在去除硬掩模层102、焊盘氧化层101，还有沉积和去除氧化物层(未示出)之后的窄STI 110和宽STI 120。图ID虽然示出宽STI 120的表面131与硅表面130在同一个水平面上，窄STI 110的中心表面比硅表面130低深度D3，这在多次湿蚀刻操作之后会变得十分明显。另外，角部位置A处的缺角十分严重。浅STI 110中的严重凹陷和角部“A”的缺角会对栅极的图案化光刻和栅极结构之间的可能的层间电介质(ILD)(或ILD0)的间隙填充产生严重地不良影响。因此，改进宽STI结构角部的还有宽STI结构和窄STI结构之间的湿蚀刻的均匀性是很重要的。一种降低氧化物的湿蚀刻率的方法是通过掺杂含碳(C)的氧化物来进行的。图2A示出，根据一些实施例在CMP之后将掺杂物注入到衬底100的表面中。硬膜102可以被用作掺杂(或注入)膜以保护下面的硅区域(有源区域)，B和C。可以通过离子束(离子注入，或光束线)或通过等离子体注入来掺杂(或注入)碳。图2A示出指向衬底100并且被 注入到衬底100的表面内的碳离子150，其包括硬掩模层102，衬里氧化层103和介电间隙填充层105。如果硬掩模层102由氮化硅构成，则氮化硅比氧化硅膜更难掺杂(或注入)。只有氧化膜的表面层需要被掺杂。图2A示出根据一些实施例的掺杂物在介电填充物层105和衬里层103中具有厚度T。该厚度T应该大于在CMP之后的硬掩模层102的厚度Tl和焊盘氧化层101的厚度T2。因为在硬掩模层102和焊盘氧化层101被去除之后，需要碳掺杂物处在STI 110和120上，以防止STI 110和120受到湿蚀刻损失的损害。在一些实施例中，厚度T在从200人至大约1300A的范围内。如果通过离子束进行掺杂，作为离子的掺杂物可以直接垂直地(实线箭头)或以角“ a ”倾斜地朝向衬底100。该角度可以大约为零或大于零。在一些实施例中，该角度在从大约O。至大约60°的范围中。在其他实施例中，该角度在从大约0°至大约30°的范围内。由于掺杂层160的相对浅度，掺杂能量相对较低。在一些实施例中，掺杂能量在从大约2KeV至大约60KeV的范围内。掺杂浓度在从大约1E12 1/cm3至大约1E17 I/cm3的范围内。在一些实施例中，注入工艺的温度在从大约_150°C至大约室温(大约25°C)的范围内。如上所述，也可以通过等离子体掺杂(或PLAD)实现掺杂。因为等离子壳层中的 等离子体离子可以不同的方向运动，所以离子束中的掺杂物不仅指向衬底，该等离子体离子150由虚线箭头示出。等离子体掺杂(或PLAD)对浅掺杂是理想的。掺杂物等离子体离子105在角度范围内到达衬底表面，代替了通过离子束注入离子时的确定角度。等离子体离子所具有的能量经常低于离子束的离子。因此，等离子体离子对于浅掺杂来讲是理想的。图2B示出根据一些是实施例的掺杂分布图，该掺杂分布图被作为关于以离子束和PLAD进行掺杂的深度的函数。曲线210示出了离子束的掺杂分布图，曲线220示出了 PLAD的掺杂分布图。由于掺杂物浓度随着深度而更迅速地减小，PLAD能够具有更高的表面浓度，该深度指的是用于浅掺杂的更好的深度控制。相比之下，离子束掺杂适合用于更深的注入。根据一些实施例，如果掺杂的深度T小于大约800人,则使用PLAD。对于更大的掺杂深度来讲，任何一种掺杂方法(离子束或PLAD)都可以使用。在一些实施例中，掺杂区域的深度在从大约50nm到大约800nm的范围内。在离子束掺杂系统中进行离子束掺杂。离子束掺杂系统的实例是PLAD系统，该系统由马萨诸塞州格洛斯特Varian半导体仪器合资公司制造。掺杂气体由一种或多种含碳的气体，诸如，CH4、CxHy，(其中X和y是整数)或其组合构成。在一些实施例中，X在从2至12的范围内并且y在从2至26的范围内。该掺杂气体也可以包括运载气体，诸如，H2, He，Ar，Ne, Kr，Xe。含碳气体的百分比可以在从大约1%到大约100%的范围内。在一些实施例中，工艺气流在从大约50sccm(标况毫升每分)至大约500sccm的范围内。在一些实施例中，等离子体工艺的压力在从大约5m托(Torr)到大约50m托的范围内。根据一些实施例，RF (射频)功率在从大约100瓦特(W)到大约1000W的范围内，并且处在从大约2千赫兹(KHz)到大约13. 6兆赫兹(MHz)的范围内的射频频率下。衬底可以是偏置的或不偏置的。如果衬底是偏置的，可以增加掺杂深度。在一些实施例中，偏置电压在从大约OKV至大约IOKV的范围内。在一些实施例中，RF电源可以具有双频率。可以在工艺室中或远程地(远程等离子体)产生掺杂的等离子体。在一些实施例中，掺杂物(碳)的剂量在从1E121/cm3至1E17 1/cm3的范围内。用于产生等离子体的射频(RF)电源可以是脉冲的。图2C示出根据一些实施例的脉冲等离子体的功率周期图。图2C示出了 RF电源周期性地打开和关闭。根据一些实施例，脉冲的占空比(通电时间/整体时间)可以在从大约5%至大约95%的范围内。在一些实施例中，在从大约10秒钟至大约5分钟的持续时间内进行等离子体掺杂。
在进行掺杂之后，衬底被退火以使碳原子设置在氧化层中。在一些其他的实施例中，可以跳过退火操作。退火温度可以在从大约900°C至大约1350°C的范围内。可以通过快速热退火或通过炉退火来进行所使用的退火。可选择地，退火工艺可以是激光退火或闪光退火。在一些实施例中，退火时间可以在从大约50 ii s (微秒)至大约10分钟的范围内。图2D示出根据一些实施例的对图2A的衬底进行退火的操作。可以向衬底的正面、衬底的背面或衬底的正面和背面提供热量。在一些实施例中，可以跳过该退火操作。在衬底退火之后，可以进行稀释的HF浸涂以降低STI中的氧化物高度。STI中的氧化物被去除，从而确保在硬掩模层102和焊盘氧化层101被去除后衬底表面基本上是平的。图2E示出了根据一些实施例的在稀释的HF浸涂之后的衬底100的横截面图。由于碳的沉积，氧化膜的表面层在窄STI和宽STI中都具有相同的湿蚀刻率。因此，解决了在窄STI中和宽STI角部上的蚀刻率较高的问题。硬掩模层102保护下方的硅不受到沉积工艺的损害。图2E示出了根据一些实施例的图2D的衬底在稀释的HF浸涂之后的横截面图。窄STI 110中的凹陷Dll和宽STI 120中的凹陷D12几乎相同。掺杂有碳的氧化膜的蚀刻率的降低使在窄STI 110和宽STI 120中的凹陷深度的控制变得更简单和更自如。另外，在宽STI 120的角部不存在STI缺角。在稀释的HF浸涂之后，硬掩模层102和焊盘氧化层101被去除。这两个层可以通过干蚀刻和/或湿蚀刻来去除。图2F示出了根据一些实施例的在硬掩模层102和焊盘氧化层101被去除后图2E的衬底的横截面图。图2F示出了 STI 110和120的表面231、232与硅表面233大约在相同的水平面上。通过碳来掺杂STI 110和120的表面层，这可以保护STI 110,120中的氧化物不受到随后的湿蚀刻工艺的过量蚀刻的损害。图3示出了根据一些实施例的以碳对STI中的氧化物表面进行掺杂以使在窄STI和宽STI中的氧化物表面的蚀刻率相同并且不出现角部问题的工艺流程300。在操作301中，利用CMP平坦化带有STI结构的衬底，以去除STI结构外的过量的氧化物。在操作302中，以碳对衬底进行掺杂。可以通过离子束或通过等离子沉积(PLAD)来进行碳沉积。在操作303中，在碳掺杂之后衬底被退火以使碳原子设置在STI中的氧化膜(或沉积的氧化层)中。在一些实施例中，操作303被跳过并且在碳掺杂之后不对衬底进行退火。然后，在操作304中执行稀释的HF浸涂以减小STI中的氧化物的厚度(以在STI中形成凹陷)。因为被去除的氧化物是碳掺杂的，所以在窄STI和宽STI中的去除率几乎相同。另外，碳掺杂解决了宽STI中的问题或薄弱的角部。在HF浸涂之后，在操作305中去除硬掩模层。可以在去除硬掩模层后也去除焊盘氧化膜。上述实施例提供了一些方法和结构用于在STI中利用碳来掺杂氧化物以使在窄结构和宽结构中的蚀刻率相等并且也使宽STI的角部与宽STI的其他表面部分同样坚固。这种碳掺杂可以通过离子束(离子注入)或通过等离子体掺杂来进行。硬掩模层可以用于防止下方的硅受到掺杂。通过使用掺杂机制，硅和STI的平坦的表面形状能够实现用于先进的工艺技术的栅极结构图案化和ILDO间隙填充。在一个实施例中，提供了一种对衬底上的浅沟道隔离(STI)结构的表面氧化层进行掺杂的方法。该方法包括，在带有STI结构的衬底上进行化学-机械剖光(CMP)，并且用氧化层填充该STI结构。进行CMP以将氧化层去除到STI结构外，并且将用作蚀刻掩模以形成STI结构的硬掩模层用作CMP停止件。CMP在STI结构上形成在其上带有氧化物的平坦的表面。该方法还包括以碳原子对STI结构上的平坦的表面上的氧化物进行掺杂，并且在掺杂后进行退火。该方法进一步包括去除硬掩模层。在另一个实施例中，提供一种对衬底上的浅沟道隔离(STI)结构的表面氧化层进行掺杂的方法。该方法包括，在带有STI结构的衬底上进行化学-机械剖光(CMP)，并且用氧化层填充该STI结构。进行CMP以将氧化层去除到STI结构外，并且将用作蚀刻掩模以形成STI结构的硬掩模层用作CMP停止件。CMP在STI结构上形成在其上带有氧化物的平坦的表面。该方法还包括以碳原子对STI结构上的平坦的表面上的氧化物进行掺杂，并且去除硬掩模层。在又一个实施例中，提供了一种硅衬底上的浅沟道隔离(STI)结构。该STI结构包括第一 STI结构，并且该第一 STI被硅包围。第一 STI结构填充有氧化硅；并且第一 STI结构的第一表面与包围第一 STI结构的娃的第二表面基本处在相同的水平面上。以碳掺杂第一 STI的表面上的氧化硅，从而减小和控制第一 STI结构的氧化硅的湿蚀刻率。STI结构 还包括第二 STI结构，并且该第二 STI也被硅包围。用氧化硅填充该第二 STI结构；并且第二 STI结构的第三表面与包围第二 STI的硅的第二表面基本处在相同的水平面上。也以碳掺杂第二 STI结构的表面上的氧化硅，从而减小和控制第一 STI结构的氧化硅的湿蚀刻率。可以从公开的布置、操作以及方法和系统的细节中得到对本领域的技术人员来讲是显而易见的各种更改、改变和变化。虽然为了清楚地理解，本文已经详细地对上述发明做出了描述，但是显而易见的是，特定的改变和更改都可以在附加的权利要求的范围内进行实施。因此，这些实施例都是示意性的而并不旨在限制本发明，并且本发明限于本发明给出的细节，而可以在所附权利要求的范围和等效替换中进行更改。
权利要求
1.一种对衬底上的浅沟道隔离STI结构的表面氧化层进行掺杂的方法，包括 在带有STI结构的衬底上进行化学-机械剖光CMP，其中，用氧化层填充所述STI结构，以及其中，进行所述CMP以去除所述STI结构外部的氧化层，以及其中，将用作蚀刻掩模以形成所述STI结构的硬掩模层用作CMP停止件，以及其中，所述CMP在所述STI结构上形成平坦的表面，在所述平坦的表面上带有氧化物； 以碳原子对所述STI结构上的平坦的表面上的氧化物进行掺杂； 在进行所述掺杂后对所述衬底进行退火；并且 去除所述硬掩模层。
2.根据权利要求I所述的方法，其中，在STI结构的平坦表面上的掺杂有碳原子的氧化物的蚀刻率在窄STI结构、宽STI结构上以及在角部STI结构上基本相同。
3.根据权利要求I所述的方法，其中，所述退火的温度在从大约900°C至大约1350°C的范围内。
4.根据权利要求I所述的方法，其中，所述退火是通过快速热退火RTA、炉退火、激光退火或闪光退火(快速退火)来进行的。
5.根据权利要求I所述的方法，其中，所述退火是在从大约50μ s至大约10分钟的范围内的持续时间中进行的。
6.根据权利要求I,其中，所述掺杂区域的深度在从大约50nm至大约800nm的范围内。
7.根据权利要求1，其中，所述掺杂是通过能量在从大约2KeV至大约60KeV的范围内的离子束、以掺杂浓度在从大约lE121/cm3至大约lE171/cm3的范围内的剂量、并且在从大约_150°C至大约25°C的范围内的掺杂温度下进行的。
8.根据权利要求I所述的方法，其中，所述掺杂是以含碳气体通过等离子体掺杂来进行的。
9.一种对衬底上的浅沟道隔离STI结构的表面氧化层进行掺杂的方法，包括 在带有STI结构的衬底上进行化学-机械剖光CMP，其中，用氧化层填充所述STI结构，以及其中，进行所述CMP以去除所述STI结构外部的氧化层，以及其中，将用作蚀刻掩模以形成所述STI结构的硬掩模层用作CMP停止件，以及其中，所述CMP在所述STI结构上形成平坦的表面，在所述平坦的表面上带有氧化物； 以碳原子对所述STI结构上的平坦的表面上的氧化物进行掺杂；并且 去除所述硬掩模层。
10.一种硅衬底上的浅沟道隔离STI结构，包括 第一 STI结构，以及其中，所述第一 STI结构被娃包围，以及其中，所述第一 STI结构填充有氧化硅，以及其中，所述第一 STI结构的第一表面与包围所述第一 STI结构的硅的第二表面基本处在相同的水平面上；以及其中，以碳掺杂所述第一 STI结构的表面上的氧化硅，从而减小和控制所述第一 STI结构的氧化硅的湿蚀刻率。
全文摘要
本发明所述的实施例提供了用于以碳对STI中的氧化物进行掺杂以使窄结构和宽结构中的蚀刻率相等并且也使宽STI的角部变牢固的方法和结构。可以通过离子束(离子注入)或等离子体掺杂来进行这种碳掺杂。可以使用硬掩模层以防止下方的硅受到掺杂。通过使用该掺杂机制，硅和STI的平坦的表面形状能够实现先进的工艺技术的栅极结构图案化和ILD0间隙填充。
文档编号H01L21/762GK102623315SQ20121002065
公开日2012年8月1日 申请日期2012年1月20日 优先权日2011年1月25日
发明者吴启明, 方子韦, 蔡俊雄, 黄玉莲 申请人:台湾积体电路制造股份有限公司