专利名称：半导体器件及其制造方法
技术领域：
本发明的示例性实施例涉及ー种半导体器件，尤其涉及具有金属栅电极和高k电介质材料的栅层叠结构以及包括所述栅层叠结构的半导体器件。
背景技术：
通常，在互补金属氧化物半导体(CMOS)集成电路中，N沟道金属氧化物半导体(NMOS)和P沟道金属氧化物半导体(PMOS)包括由氧化硅(SiO2)或氧氮化硅(SiON)所形成的栅电介质层。在此，使用N型多晶硅层作为NMOS的栅电极，使用P型多晶硅层作为PMOS的栅电极。随着半导体器件被要求具有高集成度、高驱动速度、以及低功耗，尽管栅电介质层厚度减少，但漏极电流要够大而且截止电流(off-current)要增加。为了应对这样的特点，正在开发ー种使用介电常数比氧化硅和氧氮化硅大的材料作为栅电介质层的方法。材料的例子包括介电常数大于3.9、在高温下展现优良的热稳定性、以及具有其它有用的特征的高k电介质材料。然而，高k电介质材料具有兼容性问题，如在与多晶娃层的界面处可能发生费米能级钉扎(Ferm1-level pinning)和栅耗尽(gatedepletionノ。作为应对这样的特点的ー种方法，正在发展具有插入金属的多晶硅(metal-1nserted polysilicon, MIPS)结构的栅层叠结构。具有MIPS结构的栅层叠结构包括插入在栅电介质层与多晶硅层之间的金属层。当使用具有MIPS结构的栅层叠结构吋，可控制因固定的电荷所造成的栅耗尽和阈值电压变化。然而，当使用金属层作为栅电极时,难以控制功函数(work function, WF)。尤其是，金属层的有效功函数(eWF)可能会由于后续用于形成源扱/漏极的高温退火エ艺而退化。作为克服这种退化的对策，已经使用氧化物覆盖层来利用电负性原理控制阈值电压。然而，氧化物覆盖层可能会增加工艺的数量，因而增加生产成本。
发明内容
本发明的实施例涉及ー种具有能获得适当的阈值电压的栅层叠结构的NM0S、半导体器件、及其制造方法。根据本发明的一个实施例，一种半导体器件包括:栅层叠结构，所述栅层叠结构包括形成在半导体衬底之上的栅电介质层、形成在栅电介质层之上的金属层、以及形成在金属层之上的覆盖层，其中覆盖层包括化学元素，所述化学元素在覆盖层与金属层之间的界面出的浓度比在覆盖层的其它区域处的浓度高且可用于控制栅层叠结构的有效功函数(eWF)。根据本发明的另ー个实施例，一种半导体器件包括:相互隔离且形成在半导体衬底之上的N沟道金属氧化物半导体(NMOS)栅层叠结构和P沟道金属氧化物半导体(PMOS)栅层叠结构。NMOS栅层叠结构包括栅电介质层、在栅电介质层之上的金属层、以及在金属层之上的覆盖层。覆盖层包括化学元素，所述化学元素在覆盖层与金属层之间的界面处的浓度比在覆盖层的其它区域处的浓度高且可用于控制NMOS栅层叠结构的有效功函数(eWF)。根据本发明的又一个实施例，ー种NM0S，包括:半导体衬底，所述半导体衬底具有N沟道；栅层叠结构，所述栅层叠结构包括形成在N沟道之上的栅电介质层、形成在栅电介质层之上的金属层、以及覆盖层，所述覆盖层包括在金属层与覆盖层之间的界面的浓度比在覆盖层的其它区域处的浓度高的硼，其中硼可用于控制栅层叠结构的有效功函数(eWF)。根据本发明的再一个实施例，一种制造半导体器件的方法包括以下步骤:在半导体衬底之上形成栅电介质层；在栅电介质层之上形成金属层；在金属层之上形成覆盖层，覆盖层包括用于控制有效功函数(eWF)的化学元素；通过刻蚀覆盖层、金属层、以及栅电介质层来形成栅层叠结构；以及执行退火以使得形成在覆盖层与金属层之间的界面处的化学元素的浓度比在覆盖层的其它区域处的浓度高。根据本发明的再一个实施例，一种制造半导体器件的方法包括以下步骤:在半导体衬底之上形成栅电介质层；在栅电介质层之上形成金属层；在金属层之上形成覆盖层，其中覆盖层包括用于控制有效功函数(eWF)的化学元素；通过刻蚀覆盖层、金属层、和栅电介质层来形成栅层叠结构；通过将杂质注入衬底来形成源扱/漏扱；以及执行退火以使得形成在覆盖层与金属层之间的界面处的化学元素的浓度比在覆盖层的其它区域处的浓度闻。
图1是说明根据本发明的第一实施例的栅层叠结构的图。图2A至2E是说明制造根据本发明的第一实施例的NMOS的方法的图。图3是说明根据本发明的第一实施例的一个变化例的栅层叠结构的图。图4是说明根据本发明的第二实施例的栅层叠结构的图。图5A至5F是说明制造根据本发明的第二实施例的NMOS的方法的图。图6是说明包括根据本发明的实施例的NMOS的CMOS集成电路的图。图7是示出根据本发明的实施例的平带电压的变化的曲线图。图8是示出在对根据本发明的实施例的栅层叠结构执行退火エ艺后得到的二次离子质谱(SIMS)分析结果的曲线图。
具体实施例方式下面将參照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，并不应当解释为限定为本文所提供的实施例。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的不同附图和实施例中表示相同的部分。附图并非按比例绘制，并且在某些情况下为了清楚地示出实施例的特征，可能对比例进行了夸大处理。当提及第ー层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。用C_V(电容-电压)和I_V(电流-电压)测量来评估诸如有效功函数(eWF)的电学特性。在本发明的实施例中，利用栅电介质层和栅电极的C-V測量来从平带(flatband)评估/获取eWF。栅电极材料的eWF可能会受栅电介质层的固定电荷、形成在界面的偶极子、费米能阶钉扎等影响。这与栅材料的唯一的WF不同。图1是说明根据本发明的第一实施例的栅层叠结构的图。图1示出NMOS的栅层
叠结构。參照图1，衬底11包括晶体管区。在此，晶体管区是形成N沟道金属氧化物半导体场效应晶体管(NM0SFET，下文称为NM0S)的地方。在衬底11之上形成有栅层叠结构NG。栅层叠结构NG包括顺序层叠的栅电介质层13、金属层14、以及覆盖层16。栅层叠结构NG还包括处在栅电介质层13与衬底11之间界面层12。界面层12可以包括氧化娃。衬底11可以包括由娃、锗、以及娃锗(silicon germanium)所形成的衬底,但不限于此。另外，可以将整个衬底11或一部分衬底11置于应变下(例如，以便造成变形)。以下会详细描述栅层叠结构NG。首先，栅电介质层13包括具有高介电常数的材料(下文称为高k电介质)。高k电介质具有比通常用作栅电介质层的氧化硅(SiO2)的介电常数(约3.9)大的介电常数。另夕卜，高k电介质层具有比氧化硅大得多的物理厚度和比氧化硅小的等效氧化物厚度(EOT)。栅电介质层13包括含有诸如金属氧化物、金属娃酸盐、或金属娃酸盐氮化物的材料的金属。金属氧化物包括含有如铪(Hf)、铝(Al)、镧(La)、或锆(Zr)的金属的氧化物。金属氧化物可以包括氧化铪(HfO2)、氧化铝(Al2O3)、氧化镧(LaO2)、氧化锆(ZrO2)、或它们的组合。金属硅酸盐包括含有如Hf或Zr的金属的硅酸盐。金属硅酸盐可以包括硅酸铪(HfSiO)、锆硅酸盐(ZrSiOx)、或它们的组合。金属硅酸盐氮化物是通过氮与金属硅酸盐的反应所获得的材料。根据ー个例子，栅电介质层13可以包括金属娃酸盐氮化物。金属娃酸盐氮化物可以包括氮化硅酸铪(HfSiON)。当栅电介质层13是由金属硅酸盐氮化物形成时，可以提高介电常数，以及可以在后续的热エ艺期间抑制晶化。根据ー个例子，栅电介质层13可以由介电常数为9或更大的材料形成。金属层14包括如金属、金属氮化物、或金属碳化物的金属材料。例如，可以使用钨(W) >11 (Ta)、招(Al)、钌(Ru)、钼(Pt)、氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、及其混合物。另外,金属层14可以包括上述材料的多层。金属层14成为NMOS的金属栅电极。覆盖层16用于防止金属层14的氧化。覆盖层16包括多晶硅或硅锗(SiGe)。覆盖层16包括聚集在与金属层14的界面处的多个化学元素15 (即，化学元素15在界面处的浓度比在覆盖层16的其余部分处的浓度高)。多个化学元素15用于减小栅层叠结构NG的eWF。多个化学元素15包括硼。多个化学元素15可以具有使得在覆盖层16与金属层14之间的界面处形成一层那样高的密度。当以这样高的密度分布多个化学元素15时，会进一步增强eWF减小效果。多个化学元素15可以具有102°至IO22原子/cm3的浓度。
在衬底11内部，形成了源极17和漏极18。源极17和漏极18中注入有N型杂质。在栅层叠结构NG的下方在源极17与漏极18之间的衬底11中形成有N沟道19。图1的栅层叠结构成为NMOS的栅层叠结构。栅层叠结构具有包括高k电介质材料和金属栅的MIPS结构。在栅层叠结构NG中，在金属层14与覆盖层16之间的界面处聚集着多个化学元素
15。多个化学元素15包括硼。在与金属层14的界面聚集化学元素15，以由此减小栅层叠结构NG的eWF。具体而言，由于硼聚集在金属层14与覆盖层16之间的界面处，因此可以减小栅层叠结构NG的eWF以获得适于NMOS的eWF，且可以针对所述NMOS控制阈值电压。在此，适于NMOS的eWF具有小于4.5eV的值。图2A至2E是说明制造根据本发明的·第一实施例的半导体器件的方法的图。在本发明的第一实施例中，将说明NMOS制造方法。NMOS制造方法是通过第一栅エ艺来执行的。第一栅エ艺是指当制造具有高k电介质材料和金属栅电极的半导体器件时，在完成栅图案化之后执行退火的エ艺。本发明不限于NM0S，而可以应用于制造N沟道FET的方法。參照图2A，制备衬底11。衬底11是形成NMOS的所在。衬底11可以包括由硅、锗、及硅锗所形成的衬底，但不限于此。在此，可以将整个衬底11或一部分衬底11置于应变下。另外，虽未示出，但衬底11可以包括经由任何合理适用的阱形成エ艺所形成的阱。由于衬底11包括形成NMOS的区域，因此阱是P型阱。为了形成P型阱，可以将诸如硼的P型杂质注入衬底11。另外，虽未示出，但可以在阱形成エ艺之后经由任何合理适用的沟道离子注入エ艺形成N沟道区。为了形成N沟道区，可以将诸如磷(P)或神(As)的N型杂质注入衬底11。接着，在衬底11之上形成栅电介质层13。栅电介质层13至少包括高k电介质材料。另外，可以在衬底11与栅电介质层13之间进一歩形成界面层12。可以通过以下方法形成栅电介质层13。首先，经由清洁エ艺去除在衬底11表面上的原生氧化物。使用包括HF的溶液执行清洁エ艺。在执行清洁エ艺时，去除了衬底11表面上的原生氧化物，且衬底11表面上的悬挂键也被氢钝化。因此，在执行后续エ艺前抑制了原生氧化物的生长。接着，形成界面层12。界面层12包括电介质材料，例如，氧化硅(SiO2)或氧氮化硅(SiON)。界面层12用于改善衬底11与栅电介质层13之间的界面特征，由此增强电子迁移特征。接下来，形成栅电介质层13。栅电介质层13包括高k电介质材料(下文称为高k电介质)。高k电介质材料具有比通常用作栅电介质层的氧化硅(SiO2)的介电常数(约3.9)大的介电常数。另外，高k电介质具有比氧化硅大得多的物理厚度和比氧化硅小的等效氧化物厚度(EOT)。栅电介质层13可以包括介电常数比界面层12的介电常数大的材料。用来作为栅电介质层13的高k电介质材料包括含有诸如金属氧化物、金属娃酸盐、或金属硅酸盐氮化物的材料的金属。金属氧化物包括含有诸如Hf、Al、La、或Zr的金属的氧化物。金属氧化物可以包括氧化铪(HfO2)、氧化铝(Al2O3)、氧化镧(LaO2)、氧化锆(ZrO2)、或它们的组合。金属硅酸盐包括含有诸如Hf 或Zr的金属的硅酸盐。金属硅酸盐可以包括硅酸铪(HfSiO)、硅酸锆(ZrSiOx)、或它们的组合。金属硅酸盐氮化物是通过氮与金属硅酸盐的反应所获得的材料。金属硅酸盐氮化物可以包括氮化硅酸铪(HfSiON)。当使用金属硅酸盐氮化物形成栅电介质层13时，可以增加介电常数，以及可以在后续的热エ艺期间抑制晶化。可以通过例如任何合理适用的用于沉积材料的沉积技术来执行栅电介质层13的形成エ艺。例如，沉积技术可以包括化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD (PECVD)、金属有机CVD (MOCVD)、原子层沉积(ALD)、等离子体增强ALD (PEALD)等。根据ー个例子，可以使用PEALD来形成均匀的薄膜。根据ー个例子，栅电介质层13可以由介电常数为9或更大的材料形成。另外，栅电介质层13可以由基于Hf的材料形成。这里，基于Hf的材料包括氧化铪(HfO2)、硅酸铪(HfSiO)、以及氮化硅酸铪(HfSiON)。參照图2B，在栅电介质层13之上形成金属层14。可以将金属层14形成在包括栅电介质层13的衬底11的整个表面之上。金属层14成为NMOS的金属栅电极。金属层14包括金属性材料(即，金属、金属氮化物、或金属碳氮化物)。例如，可以将氮化钛(TiN)、碳氮化钛(TiCN)、铝氮化钛(TiAlN)、硅氮化钛(TiSiN)、氮化钽(TaN)、碳氮化钽(TaCN)、硅氮化钽(TaSiN)、钛氮化钽(TaTiN)、硅化钛(TiSi)、氮化铪(HfN)、及它们的混合物用于金属层14。此外,金属层14可以包括上述材料的多层。将金属层14形成为0.1nm 4nm的厚度。当将金属层14形成为如此小的厚度时，可以减小eWF。參照图2C，在金属层14之上形成含有用于控制eWF的多个化学元素15的覆盖层
16。覆盖层16作为氧化防止层以防止金属层14的氧化。多个化学元素15包括减小栅层叠结构的eWF的元素。覆盖层16包括防止金属层14的氧化的材料。覆盖层16包括含硅层。覆盖层16包括多晶硅或硅锗(SiGe)。由于化学元素15是用于减小eWF的元素，因此覆盖层16包括掺杂有多个化学元素15的多晶硅或硅锗。多个化学元素15可以包括硼。因此，覆盖层16包括掺硼的多晶硅或掺硼的SiGe。当形成覆盖层16时可以原位地(in-situ)掺杂多个化学元素15。例如，当覆盖层16包括SiGe时，使用含硼气体来在沉积覆盖层16的SiGe期间原位地掺杂硼。如此ー来，由于在沉积SiGe的期间使用硼作为掺杂剂，因此在覆盖层16内的硼可以有均匀的浓度。在另ー个实施例中，在沉积覆盖层16的SiGe期间，可以使用含硼气体来原位地掺杂硼使得覆盖层具有硼的浓度梯度。在温度为450°C或更低的炉中沉积覆盖层16。为了掺杂多个化学元素15，可以在覆盖层16的沉积期间使用硅源、锗源、或含硼的源作为反应气体。硅源包括SiH4，锗源包括GeH4，含硼的源包括BC14。当覆盖层16为多晶硅层时，使用硅源及含硼的源作为反应气体来掺杂化学元素15。当用SiGe作为覆盖层16时，可以防止金属层14与栅电介质层13的退化。由于在SiGe中存在锗，可以将エ艺温度降低至450°C或更低，这防止了金属层14与栅电介质层13的退化。此外，当采用SiGe时，可以利用硼来控制eWF以及也可以通过对硼和锗的浓度调整来控制eWF。根据上述说明，当形成覆盖层16时，掺杂能控制eWF的多个化学元素15。尤其是，用来作为化学元素15的硼减小NMOS的栅层叠结构的eWF。在此，多个化学元素15可以具有102°至IO22原子/cm3的浓度。參照图2D，使用栅掩模(未示出)来执行栅图案化工艺。执行栅图案化工艺来顺序地刻蚀復盖层16、金属层14、棚电介质层13、以及界面层12。因此，在衬底11之上形成栅层叠结构。栅层叠结构包括顺序层叠的栅电介质层13、金属层14、以及覆盖层16。栅层叠结构还包括形成在栅层叠结构13下方的界面层12。栅层叠结构成为NMOS的栅层叠结构。此外，在栅层叠结构中的覆盖层16中掺杂有多个化学元素15。在栅图案化工艺之后，可以执行本领域中熟知的エ艺。例如，可以执行源扱/漏极形成エ艺等。源极17和漏极18掺杂有诸如P或As的N型杂质。在N型源极17与N型漏极18之间形成有N沟道19，且所述栅层叠结构形成在N沟道19之上。參照图2E，执行退火20以激活掺杂在源极17和漏极18内的杂质。在此，退火20包括快速热退火(RTA)。可以在900 1100°C的温度下执行退火20。分布在覆盖层16内的多个化学元素15通过退火20而聚集在与金属层14的界面处。即，多个化学元素15聚集在金属层14与覆盖层16之间的界面处。由于化学元素15包括硼，因此硼聚集在金属层14与覆盖层16之间的界面处。多个化学元素15可以具有使得在覆盖层16与金属层14之间的界面处形成层那样高的密度。如此ー来，当高密度地分布多个化学元素15时，会进ー步增强eWF减小效果。在此，多个化学元素15可以具有102°至IO22原子/cm3的浓度。多个化学元素15聚集在与金属层14的界面处，由此减小栅层叠结构的eWF。具体而言，当将可用作化学元素15的硼聚集在金属层14与覆盖层16之间的界面处时，可以减小栅层叠结构的eWF以控制NMOS的阈值电压。在此，由于化学元素15聚集在与金属层14的界面处，因此可以获得适于NMOS的eWF (低于4.5eV)。在本发明的第一实施例中，当形成金属层14时不需使用不耐高温的NMOS型金属层。即，由于形成了能够控制eWF的化学元素15，因此使用易制造的具有中等带隙eWF(约
4.5ev)的金属层。如此ー来，虽然使用具有中等带隙eWF的金属层14，但是可以使用多个化学元素15来获得eWF较小效果。另外，当在减小金属层厚度的状态下使用具有中等带隙eWF的金属层时，进ー步增强eWF减小效果。在本发明的第一实施例中，由于可以通过栅层叠结构的eWF减小来控制阈值电压，因此不需要用于控制阈值电压的覆盖氧化物(capping oxide) 0因此，可以降低生产成本。图3是说明根据本发明的第一实施例的一个变化例的半导体器件的图。栅层叠结构NG还可以包括形成在覆盖层16上的低电阻金属层21。低电阻金属层21可以包括W。低电阻金属层21用于降低栅电阻。低电阻金属层21可以包括W、T1、Co、Al、Ta、Hf、及任何前述元素的氮化物或硅化物。在形成低电阻金属层21之后，执行栅图案化。接着，执行源扱/漏极的形成和退火。图4是说明根据本发明的第二实施例的栅层叠结构的图。图4示出NMOS的栅层
叠结构。參照图4，衬底31包括晶体管区。在此，晶体管区是形成NMOS之处。在衬底31之上形成有栅层叠结构NG。栅层叠结构NG包括顺序层叠的栅电介质层33、金属层34、第一覆盖层36、以及第二覆盖层37。栅层叠结构NG还包括处在栅电介质层33与衬底31之间的界面层32。界面层32可以包括氧化硅。
衬底31可以包括由硅、锗、和硅锗所形成的衬底，但不限于此。在此，可以将整个衬底31或一部分衬底31置于应变下。下面详细描述栅层叠结构NG。首先，栅电介质层33包括高k电介质。高k电介质具有比通常用作栅电介质层的氧化硅(SiO2)的介电常数(约3.9)大的介电常数。此外，高k电介质具有比氧化硅大得多的物理厚度以及比氧化硅小的等效氧化物厚度(EOT)。栅电介质层33包括含有诸如金属氧化物、金属硅酸盐、或金属硅酸盐氮化物的材料的金属。金属氧化物包括含有诸如Hf、Al、La、或Zr的金属的氧化物。金属氧化物可以包括氧化铪(HfO2)、氧化铝(Al2O3)、氧化镧(LaO2)、氧化锆(ZrO2)、或它们的组合。金属硅酸盐包括含有诸如Hf 或Zr的金属的硅酸盐。金属硅酸盐可以包括硅酸铪(HfSiO)、硅酸锆(ZrSiOx)、或它们的组合。金属硅酸盐氮化物是通过在金属硅酸盐中含有氮所获得的材料。根据ー个例子，栅电介质层33可以包括金属硅酸盐氮化物。金属硅酸盐氮化物可以包括氮化硅酸铪(HfSiON)。当栅电介质层33是由金属硅酸盐氮化物形成时，可以增加介电常数，以及可在后续的热エ艺期间抑制晶化。根据ー个例子，栅电介质层33可以由介电常数为9或更大的材料形成。金属层34包括诸如金属、金属氮化物、或金属碳化物的金属性材料。例如，可以使用钨(W)、钽(Ta)、铝(Al)、钌(Ru)、钼(Pt)、氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、及它们的混合物。另外，金属层34可以包括上述材料的多层。金属层34成为NMOS的金属栅电极。第一覆盖层36和第二覆盖层37用于防止金属层34的氧化。第一覆盖层36和第ニ覆盖层37包括多晶硅或SiGe。第一覆盖层36包括聚集在与金属层34的界面处的多个化学元素35 ( S卩，在界面处的浓度比金属层34的其它部分处的浓度高)。多个化学元素35用于减小栅层叠结构NG的eWF。多个化学元素35包括硼。多个化学元素35可以使得在第一覆盖层36与金属层34之间的界面形成一层那样高的密度。当以高的密度分布多个化学元素35时，会进ー步增强eWF减 小效果。在此，多个化学元素35可以具有102°至IO22原子/cm3的浓度。在衬底31内部形成有源极38和漏极39。源极38和漏极39中注入有N型杂质。在栅层叠结构NG下方、源极与漏极38及39之间的衬底31中形成有N沟道40。图4的栅层叠结构成为NMOS的栅层叠结构。栅层叠结构具有包括高k电介质材料和金属栅的MIPS结构。在栅层叠结构NG中，在金属层34与第一覆盖层36之间的界面处聚集有多个化学元素35。多个化学元素35包括硼。化学元素35聚集在与金属层34的界面处，以由此减小栅层叠结构NG的eWF。具体而言，由于硼聚集在金属层34与第一覆盖层36之间的界面处，因此可以减小栅层叠结构NG的eWF来获得适于NMOS的eWF，且可以为NMOS控制阈值电压。在此，适于匪OS的eWF小于4.5eV。图5A至5F是说明制造根据本发明的第二实施例的半导体器件的方法的图。在本发明的第二实施例中，将说明NMOS制造方法。NMOS制造方法是通过第一栅エ艺来执行的。本发明不限于NM0S，而可以应用于制造N沟道FET的方法。參照图5A，制备衬底31。衬底31是形成NMOS之处。衬底31可以包括由硅、锗、及硅锗所形成的衬底，但不限于此。在此，可以将整个衬底31或一部分衬底31置于应变下。另外，虽未示出，但衬底31可以包括经由任何合理适用的阱形成エ艺所形成的阱。因为衬底31包括形成NMOS的区，因此阱是P型阱。为了形成P型阱，可以将诸如硼的P型杂质注入衬底31。另外，虽未示出，但可以在阱形成エ艺之后经由任何合理适用的沟道离子注入エ艺形成N沟道区。为了形成N沟道区，可以将诸如P或As的N型杂质注入衬底31。接着，在衬底31之上形成栅电介质层33。栅电介质层33至少包括高k电介质材料。另外，还可以在衬底31与栅电介质层33之间形成界面层32。可以通过以下方法形成栅电介质层33。首先，经由清洁エ艺去除衬底31表面上的原生氧化物。使用包括HF的溶液执行清洁エ艺。在执行清洁エ艺吋，去除衬底31表面上的原生氧化物，且衬底31表面上的悬挂键也被氢钝化。因此，在执行后续エ艺前抑制了原生氧化物的生长。接着，形成界面层32。界面层32包括电介质材料，例如，氧化硅(SiO2)或氧氮化硅(SiON)。界面层32用于改善衬底31与栅电介质层33之间的界面特征，由此增强电子迁移特征。接下来，形成栅电介质层33。栅电介质层33包括高k电介质材料。高k电介质材料具有比通常用作栅电介质层的氧化硅(SiO2)的介电常数(约3.9)大的介电常数。另夕卜，高k电介质材料具有比氧化硅大得多的物理厚度以及比氧化硅小的等效氧化物厚度(EOT)。栅电介质层33可以包括具有比界面层32大的介电常数的材料。用来作为栅电介质层33的高k电介质材料包括含有诸如金属氧化物、金属娃酸盐、或金属硅酸盐氮化物的材料的金`属。金属氧化物包括含有诸如Hf、Al、La、或Zr的金属的氧化物。金属氧化物可以包括氧化铪(HfO2)、氧化铝(Al2O3)、氧化镧(LaO2)、及氧化锆(ZrO2)、或他们的组合。金属硅酸盐包括含有诸如Hf 或Zr的金属的硅酸盐。金属硅酸盐可以包括硅酸铪(HfSiO)、硅酸锆(ZrSiOx)、或它们的组合。金属硅酸盐氮化物是通过氮与金属硅酸盐的反应所获得的材料。金属硅酸盐氮化物可以包括氮化硅酸铪(HfSiON)。当使用金属硅酸盐氮化物形成栅电介质层33时，可以增加介电常数，以及可在后续的热エ艺期间抑制晶化。可以通过例如任何合理适用的用于沉积材料的沉积技术来执行栅电介质层33的形成エ艺。例如，沉积技术可以包括化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD (PECVD)、金属有机CVD (MOCVD)、原子层沉积(ALD)、等离子体增强ALD (PEALD)等。根据ー个例子，可以使用PEALD形成均匀的薄膜。根据ー个例子，栅电介质层33可以由介电常数为9或更大的材料形成。另外，栅电介质层33可以由基于Hf的材料形成。在此，基于Hf的材料包括氧化铪(HfO2)、硅酸铪(HfSiO)、以及氮化硅酸铪(HfSiON)。參照图5B,在栅电介质层33之上形成金属层34。金属层34成为NMOS的金属栅电极。金属层34包括金属性材料(即，金属、金属氮化物、或金属碳氮化物)。例如，可以将氮化钛(TiN)、碳氮化钛(TiCN)、铝氮化钛(TiAlN)、硅氮化钛(TiSiN)、氮化钽(TaN)、碳氮化钽(TaCN)、硅氮化钽(TaSiN)、钛氮化钽(TaTiN)、硅化钛(TiSi)、氮化铪(HfN)、及它们的混合物用于金属层34。另外，金属层34可以包括上述材料的多层。在本发明的第二实施例中，使用TiN作为金属层34。将金属层34形成为0.1nm 4nm的厚度。当将金属层34形成为如此小的厚度时，可以有效地减小eWF。
參照图5C，在金属层34之上形成含有用于控制eWF的多个化学元素35的第一覆盖层36。覆盖层36用作氧化防止层来防止金属层34的氧化。多个化学元素35包括减小eWF的元素。第一覆盖层36包括防止金属层34的氧化的材料。第一覆盖层36包括含娃层。第一覆盖层36包括多晶娃或娃锗(SiGe)。由于化学元素35是用于减小eWF的元素，因此第一覆盖层36包括掺杂有化学元素35的多晶硅或硅锗。多个化学元素35可以包括硼。多个化学元素35可以具有102°至IO22原子/cm3的浓度。因此，第一覆盖层36包括掺硼的多晶硅或掺硼的SiGe。当形成覆盖层36时可以原位地掺杂多个化学元素35。例如，当第一覆盖层16包括SiGe时，使用含硼气体以在沉积第一覆盖层36的SiGe期间原位地掺杂硼。在温度为450°C或更低的炉中沉积第一覆盖层36。可以在第一覆盖层36的沉积期间使用硅源、锗源、或含硼的源作为反应气体。硅源包括SiH4，锗源包括GeH4，而含硼的源包括BC14。当第一覆盖层36为多晶硅层时，使用硅源和含硼的源作为反应气体来掺杂化学元素35。根据上述说明，当形成第一覆盖层36吋，能够控制栅层叠结构的eWF的多个化学元素35是原位地掺杂的。当采用SiGe层作为第一覆盖层36时，防止金属层34与栅电介质层33的退化。由于SiGe层中存在锗，可以将エ艺温度降低至450°C或更低，这防止了金属层34与栅电介质层33的退化。另外，当采用SiGe层时，可以用硼来控制eWF以及也可以通过对硼和锗的浓度进行调整来控制eWF。參照图K)，在第一覆盖层36之上形成第二覆盖层37。第一覆盖层36和第二覆盖层37可以由相同的材料形成。然而，第二覆盖层37未掺杂化学元素35因而不会包括在第ニ覆盖层与第一覆盖层36之间的界面处的浓度比在第二覆盖层37的其它区域处的浓度高的化学元素35。第二覆盖层37包括防止金属层34的氧化的材料。第二覆盖层37包括含硅层。第二覆盖层37包括多晶硅或SiGe。第二覆盖层37包括未经掺杂的多晶硅或未经掺杂的SiGe。在温度为450°C或更低的炉中沉积第二覆盖层37。可以在第二覆盖层37沉积期间使用硅源和锗源作为反应气体。硅源包括SiH4，锗源包括GeH4。当第二覆盖层37为多晶硅层时，使用硅源作为反应气体来形成第二覆盖层37。另外，在沉积之后，可以通过离子注入来使第二覆盖层37掺杂有诸如P的杂质。此吋，因为通过离子注入来注入杂质，因此可以将它们均匀地分布在第二覆盖层37中。根据本发明的第二实施例，在金属层34与第二覆盖层37之间形成第一覆盖层36。第一覆盖层36包括多个化学元素35。多个化学元素35减小栅层叠结构的eWF。虽未示出，但根据本发明的第二实施例的变化例，可以在第二覆盖层37之上形成低电阻金属层。低电阻金属层可包括W。低电阻金属层用于减小栅电阻。低电阻金属层可包括W、T1、Co、Al、Ta、Hf、及任何前述元素的氮化物或娃化物。參照图5E，使用栅掩模(未示出)执行栅图案化工艺。执行栅图案化工艺而顺序地刻蚀第二覆盖层37、第一覆盖层36、金属层34、栅电介质层33、以及界面层32。于是，在衬底31之上形成栅层叠结构。栅层叠结构包括顺序层叠的栅电介质层33、金属层34、第一覆盖层36、以及第二覆盖层37。栅层叠结构还包括形成在栅电介质层33下方的界面层32。栅层叠结构成为NMOS的栅层叠结构。另外，栅层叠结构包括掺杂有多个化学兀素15的第一覆盖层36。在栅图案化工艺之后，可以执行本领域熟知的エ艺。例如，可以执行源扱/漏极形成エ艺等。源极38和漏极39掺杂有诸如P或As的N型杂质。在N型源极38和漏极39之间形成N沟道40，且在N沟道40之上形成栅层叠结构NG。參照图5F，执行退火41以激活掺杂在源极38和漏极39中的杂质。在此，退火41包括快速热退火(RTA)。可以在900 1100°C的温度下执行退火41。分布在第一覆盖层36内的多个化学元素35是通过退火41而聚集在与金属层34的界面处。即，多个化学元素35是聚集与金属层34的界面处。因为化学元素35包括硼，因此硼聚集在与金属层34的界面处。多个化学元素35可以具有使得在第一覆盖层36与金属层34之间的界面形成一层那样高的密度。如此ー来，当高密度地分布多个化学元素35时，会进ー步增强eWF减小效果。在此，多个化学元素35可以具有102°至IO22原子/cm3的浓度。多个化学元素35聚集在与金属层34的界面，由此减小栅层叠结构的eWF。具体而言，当将作为化学元素35的硼聚集在与金属层34的界面处时，可以减小栅层叠结构的eWF以控制NMOS的阈值电压。此外，因为化学元素35聚集在与金属层34的界面处，因此可以获得适于NMOS的eWF (低于4.5eV)。图6是说明包括根据本发 明的实施例的NMOS的CMOS集成电路的图。參照图6，衬底50包括第一区NMOS和第二区PM0S，它们被隔离区51隔离。第一区是形成NMOS之处，且第二区是形成PMOS之处。衬底50可以包括由硅、锗、及硅锗所形成的衬底，但不限于此。另外，可以将整个衬底50或一部分衬底50置于应变下。在第一区NMOS的衬底50之上形成有第一栅层叠结构NG，在第二区PMOS的衬底50之上形成有第二栅层叠结构PG。第一栅层叠结构NG包括顺序层叠的栅电介质层53、金属层54、覆盖层56、以及低电阻金属层57。多个化学元素55聚集在与金属层54的界面处。N沟道N形成在第一栅层叠结构NG下方的衬底50中。第一栅层叠结构NG还包括处在栅电介质层53与衬底50之间的界面层52。界面层52可以包括氧化娃。第二栅层叠结构PG包括顺序层叠的栅电介质层53A、金属层54A、覆盖层56A、以及低电阻金属层57A。P沟道P形成在第二栅层叠结构PG下方的衬底50中。第二栅层叠结构PG还包括处在栅电介质层53A与衬底50之间的界面层52A。界面层52A可以包括氧化硅。下面详细描述第一栅层叠结构NG和第二栅层叠结构PG。首先，栅电介质层53和53A包括高k电介质材料。高k电介质材料具有比通常用作栅电介质层的氧化硅(SiO2)的介电常数(约3.9)大的介电常数。另外，高k电介质具有比氧化硅大得多的物理厚度以及比氧化硅小的等效氧化物厚度(EOT)。栅电介质层53和53A包括含有诸如金属氧化物、金属娃酸盐、或金属娃酸盐氮化物的材料的金属。金属氧化物包括含有诸如Hf、Al、La、或Zr的金属的氧化物。金属氧化物可以包括氧化铪(HfO2)、氧化招(Al2O3)、氧化镧(LaO2)、氧化错(ZrO2)、或其组合。金属娃酸盐包括含有诸如Hf■或Zr的金属的硅酸盐。金属硅酸盐可包括硅酸铪(HfSiO)、硅酸锆(ZrSiOx)、或它们的组合。金属硅酸盐氮化物是通过在金属硅酸盐中含有氮所获得的材料。根据ー个例子，栅电介质层53和53A可以包括金属娃酸盐氮化物。金属娃酸盐氮化物可以包括氮化娃酸铪(HfSiON)。当栅电介质层53和53A是由金属硅酸盐氮化物形成时，可以增加介电常数，以及可在后续的热エ艺期间抑制晶化。根据ー个例子，栅电介质层53和53A可以由介电常数为9或更大的材料形成。金属层54和54A包括诸如金属、金属氮化物、或金属碳化物的金属性材料。例如，可以使用钨(W)、钽(Ta)、铝(Al)、钌(Ru)、钼(Pt)、氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、及它们的混合物。另外，金属层54和54A可以包括上述材料的多层。金属层54和54A成为NMOS和PMOS的金属栅电极。覆盖层56和56A用于防止金属层54和54A的氧化。覆盖层56和56A包括多晶硅或SiGe。在第一栅层叠结构NG中，覆盖层56包括聚集在与金属层54的界面处的多个化学元素55。多个化学元素55用于减小第一栅层叠结构NG的eWF。多个化学元素55包括硼。在此，多个化学元素55可具有102°至IO22原子/cm3的浓度。在第一区NMOS的衬底50内部，形成N型源极58A和N型漏极58B。在N型源极58A和N型漏极58B中注入有N型杂质。N沟道N形成在第一栅层叠结构NG下方、N型源极58A与N型漏极58B之间的衬底50中。在第二区PMOS的衬底50内部，形成P型源极59A和P型漏极59B。在P型源极59A和P型漏极59B中注入有P型杂质。P沟道P形成在第二栅层叠结构PG下方、P型源极59A与P型漏极59B之间的衬底50中。參照图6，第一栅层叠结构NG成为NMOS的栅层叠结构，且第二栅层叠结构PG成为PMOS的栅层叠结构。第一栅层叠结构NG和第二栅层叠结构PG具有包括高k电介质材料和金属栅的MIPS结构。在第一栅层叠结构中，多个化学元素55聚集在金属层54与覆盖层56之间的界面处。多个化学元素55包括硼。化学元素55聚集在与金属层54的界面以由此减小第一栅层叠结构NG的eWF。于是，可以为NMOS控制阈值电压。另外，虽未示出，可以通过參照熟知的方法来执行用于控制PMOS的阈值电压的方法。例如，方法可以包括将锗注入沟道的方法、以及采用具有适于PMOS的WF的金属作为金属层的方法。图7是示出根据本发明的实施例的平带电压的变化的曲线图。图7示出平带电压Vfb与电容等效厚度(CET)的曲线。图7示出通过在金属层之上形成掺杂有硼的SiGe层所得到的結果。制造了 eWF分别为4.4eV、4.7eV、及4.SeV的三个样品I至3作为栅层叠结构。參照图7，能看出当执行快速热退火(RTA)时，样品I至3的平带电压Vfb改变。在此，众所周知的是阈值电压Vt会响应于平带电压Vfb的改变而改变。因此，当采用根据本发明的实施例的方法时，可以为NMOS控制阈值电压。[表I]
权利要求
1.一种半导体器件,包括: 栅层叠结构，所述栅层叠结构包括形成在半导体衬底之上的栅电介质层、形成在所述栅电介质层之上的金属层、以及形成在所述金属层之上的覆盖层， 其中，所述覆盖层包含化学元素，所述化学元素在所述覆盖层与所述金属层之间的界面处的浓度比在所述覆盖层的其它区域处的浓度高且所述化学元素用于控制所述栅层叠结构的有效功函数。
2.按权利要求1所述的半导体器件，其中，所述化学元素包括硼。
3.按权利要求1所述的半导体器件，其中，所述覆盖层包括多晶硅或硅锗。
4.按权利要求1所述的半导体器件，还包括形成在所述栅电介质层与所述半导体衬底之间的界面层， 其中，所述栅电介质层具有比所述界面层大的介电常数。
5.按权利要求4所述的半导体器件，其中，所述界面层包括氧化硅且所述栅电介质层具有比氧化硅大的介电常数。
6.按权利要求1所述的半导体器件，其中，所述栅层叠结构成为N沟道金属氧化物半导体的栅层叠结构。
7.一种半导体器件，包括:相互隔离且形成在半导体衬底之上的N沟道金属氧化物半导体即NMOS栅层叠结构、以及P沟道金属氧化物半导体即PMOS栅层叠结构， 其中，所述NMOS栅层叠结构包括栅电介质层、在所述栅电介质层之上的金属层、以及在所述金属层之上的覆盖层，所述覆盖层包括化学元素，所述化学元素在所述覆盖层与所述金属层之间的界面处的浓度 比在所述覆盖层的其它区域处的浓度高且所述化学元素用于控制所述NMOS栅层叠结构的有效功函数。
8.按权利要求7所述的半导体器件，其中，所述化学元素包括硼。
9.按权利要求7所述的半导体器件，其中，所述覆盖层包括多晶硅或SiGe。
10.按权利要求7所述的半导体器件，还包括形成在所述栅电介质层与所述半导体衬底之间的界面层， 其中，所述栅电介质层具有比所述界面层大的介电常数。
11.按权利要求10所述的半导体器件，其中，所述界面层包括氧化硅且所述栅电介质层具有比氧化硅大的介电常数。
12.一种N沟道金属氧化物半导体即NM0S，包括: 半导体衬底，所述半导体衬底具有N沟道； 栅层叠结构，所述栅层叠结构包括形成在所述N沟道之上的栅电介质层、形成在所述栅电介质层之上的金属层、以及形成在所述金属层之上的覆盖层；以及 第一覆盖层，所述第一覆盖层包括在所述金属层与所述覆盖层之间的界面处的浓度比在所述覆盖层的其它区域处的浓度高的硼，其中所述硼用于控制所述栅层叠结构的有效功函数。
13.按权利要求12所述的半导体器件，还包括形成在所述第一覆盖层之上的第二覆盖层，其中所述第二覆盖层不包括在所述第一覆盖层与所述第二覆盖层之间的界面处的浓度比在所述第二覆盖层的其它区域处的浓度高的化学元素。
14.按权利要求12所述的半导体器件，还包括形成在所述第一覆盖层之上的金属层。
15.一种制造半导体器件的方法，包括以下步骤: 在半导体衬底之上形成栅电介质层； 在所述栅电介质层之上形成金属层； 在所述金属层之上形成覆盖层，所述覆盖层包括用于控制有效功函数的化学元素；通过刻蚀所述覆盖层、所述金属层、以及所述栅电介质层来形成栅层叠结构；以及执行退火以使形成在所述覆盖层与所述金属层之间的界面处的所述化学元素的浓度比在所述覆盖层的其它区域处的所述化学元素的浓度高。
16.按权利要求15所述的方法，其中，所述化学元素包括硼。
17.按权利要求15所述的方法，其中，通过快速热退火来执行所述退火。
18.按权利要求15所述的方法，其中，形成所述覆盖层的步骤包括以下步骤: 在所述金属层之上形成掺杂有所述化学元素的第一覆盖层；以及 在所述第一覆盖层之上形成第二覆盖层。
19.按权利要求15所述的方法，其中，形成所述覆盖层的步骤包括如下步骤:在所述金属层之上形成SiGe层，所述SiGe层被原位地掺杂用作所述化学元素的硼。
20.按权利要求15所述的方法，其中，所述覆盖层包括多晶硅或SiGe。
21.按权利要求15所述的方法，还包括在所述栅电介质层与所述半导体衬底之间形成界面层， 其中，所述栅电介质层具有比所述界面层大的介电常数。
22.按权利要求21所述的方法，其中，所述界面层包括氧化硅且所述栅电介质层具有比氧化硅大的介电常数。
23.一种制造半导体器件的方法，包括以下步骤: 在半导体衬底之上形成栅电介质层； 在所述栅电介质层之上形成金属层； 在所述金属层之上形成覆盖层，其中所述覆盖层包含用于控制有效功函数的化学元素； 通过刻蚀所述覆盖层、所述金属层、和所述栅电介质层来形成栅层叠结构； 通过将杂质注入所述衬底来形成源极/漏极；以及 执行退火以使形成在所述覆盖层与所述金属层之间的界面处的所述化学元素的浓度比在所述覆盖层的其它区域处的所述化学元素的浓度高。
24.按权利要求23所述的方法，其中，所述化学元素包括硼。
25.按权利要求23所述的方法，其中，通过快速热退火来执行所述退火。
26.按权利要求23所述的方法，其中，形成所述覆盖层的步骤包括以下步骤: 在所述金属层之上形成掺杂有所述化学元素的第一覆盖层；以及 在所述第一覆盖层之上形成第二覆盖层。
27.按权利要求23所述的方法，其中，形成所述覆盖层的步骤包括在所述金属层之上形成SiGe层，所述SiGe层被原位地掺杂用作所述化学元素的硼。
28.按权利要求23所述的方法，其中，所述覆盖层包括多晶硅或SiGe。
29.按权利要求23所述的方法，还包括在所述栅电介质层与所述半导体衬底之间形成界面层，其中，所述栅电介质层具有比所述界面层大的介电常数。
30.按权利要求29所述的方法，其中，所述界面层包括氧化硅且所述栅电介质层具有比氧化硅大的介电常数。
31.按权利要求 23所述的方法，其中，所述化学元素包括硼且所述栅层叠结构成为N沟道金属氧化物半导体的栅层叠结构。
全文摘要
本发明公开了一种半导体器件及其制造方法，所述半导体器件包括栅层叠结构，栅层叠结构包括处在半导体衬底之上的栅电介质层、形成在栅电介质层之上的金属层、以及形成在金属层之上的覆盖层，其中覆盖层包含化学元素，化学元素在覆盖层与金属层之间的界面处的浓度比在覆盖层的其它区域处的浓度高且可用于控制栅层叠结构的有效功函数(eWF)。
文档编号H01L29/49GK103094344SQ20121012526
公开日2013年5月8日 申请日期2012年4月25日 优先权日2011年10月31日
发明者朴祐莹, 李起正, 池连赫, 李承美 申请人:海力士半导体有限公司