专利名称：超级结器件的制作方法
技术领域：
本发明涉及一种半导体集成电路器件，特别是涉及ー种超级结器件。
背景技术：
现有超级结器件采用交替排列的N型和P型柱层的结构。对于N-沟道的超级结M0SFET，该结构在导通状态下，导通电流流经N型柱层；在截至状态下，P型柱层和N型柱层相互耗尽可以获得高的击穿电压。由于不担心击穿电压的降低可以采用较薄的N型外延层和较高的N型掺杂量，所以在維持高的击穿电压的情况下可以获得较低的导通电阻(Rson)0对P-沟道的超级结M0SFET，则刚好相反。尽管对于现有超级结器件可以在维持较高击穿电压的同时提供较低的Rson，但其中有诸多问题还待解決，比如P柱层和N柱层的形成方法问题，終端结构的设计问题等。对于现有超级结器件的終端结构设计，则不能像现有垂直双扩散金属-氧化物半导体场效应晶体管(VDMOS)采用浮环和场板的设计，因为超级结器件的外延层掺杂比一般VDMOS的浓。现有超级结器件的終端结构一般采用环形沟槽设计，即现形成环形沟槽后，再在环形沟槽中填充外延层材料如硅外延层来形成P型柱层或N型柱层。而环形沟槽对硅外延填充是ー个挑战，因为外延生长和晶向有关，不同的晶向外延生长速率不同，填充能力也不同。对于终端结构来说，終端 环的拐角处是填充的薄弱位置，因其具有不同的晶向，硅外延填充后一般会有缺陷(空洞)。图1是现有超级结器件的拐角区域俯视图；电流流动区即有源区的各沟槽101呈平行结构，且各沟槽都平行且等间距的排列；终端结构的包括多个沟槽(图1中只示意出了ー个)，该沟槽都环绕于电流流动区的外周且都呈矩形的四角有圆弧的环状结构，终端结构的沟槽包括平行于有源区的各沟槽101的直边102和垂直于有源区的各沟槽101的直边(未示出)，終端结构的沟槽的四个角落分别有ー个圆弧边103，该圆弧边103连接直边102和另ー和直边102垂直的直边。由图1可以看出，圆弧边103处的沟槽的方向是一直都在改变的，所以圆弧边103处的沟槽的侧壁的晶面指数也一直都在变化，且和终端结构的沟槽的其它直边的侧壁的晶面指数不属于同一个晶面族。由于硅外延层的填充速率和沟槽的侧壁以及底部的晶面指数有关，故在沟槽中填充硅外延层时，圆弧边103处的硅外延层生长速率会随位置变化且和有源区的各沟槽101以及终端结构的沟槽的直边位置处的硅延层生长速率不同，最后圆弧边103处的硅外延层填充能力变差。如图2所示，是现有超级结器件的拐角区域填充照片；如图2中的虚线框所示，在终端结构的沟槽圆弧边103处出现了空洞，该空洞会使器件的性能变差。
发明内容
本发明所要解决的技术问题是提供ー种超级结器件，能够提高器件的終端结构的沟槽的拐角处的外延层填充能力，消除拐角处缺陷，提高器件的性能。解决上述技术问题，本发明提供的超级结器件包括具有第一导电类型的半导体基底。形成于所述半导体基底上的具有第一导电类型的半导体外延层。在所述半导体外延层上形成有电流流动区和終端结构；所述电流流动区包括多个平行排列的第一沟槽；每两个相邻的所述第一沟槽间的距离都为距离一，各所述第一沟槽的宽度都相同；所述终端结构包括多个平行排列且呈环状结构的第二沟槽，各所述第二沟槽依次环绕于所述电流流动区的四周。在俯视平面上，各所述第二沟槽为矩形的四角有拐角连线的环状结构，各所述第ニ沟槽包括ニ个相互平行的第一平行边、ニ个相互平行的第二平行边、四个拐角连线，所述第一平行边和所述第二平行边垂直，四个所述拐角连线分别连接一个所述第一平行边和ー个所述第二平行边；各所述第一沟槽和各所述第二沟槽的第一平行边平行。各所述拐角连线由多条第一短边和多条第二短边相连而成，各所述第一短边都和所述第一平行边平行，各所述第二短边都和所述第二平行边平行；各所述拐角连线的一端通过一条所述第二短边和所述第一平行边相连、另一端通过一条所述第一短边和所述第二平行边相连；各所述拐角连线的中间位置处的各所述第一短边和各所述第二短边呈交替连接的结构，各所述拐角连线的不同位置处的各所述第一短边和各所述第二短边的长度能够相同或不同，各所述拐角连线的同一侧的不同位置处的连接点位于同一条弧线上，该弧线相对于所述电流流动区呈外凸结构。各所述第一沟槽的侧壁和底部的晶面指数、各所述第二沟槽各位置处的侧壁和底部的晶面指数和所述半导体基底的晶面指数属于同一晶面族；在各所述第一沟槽和各所述第二沟槽中都填充有第二导电类型的半导体外延材料，由填充于各所述第一沟槽和各所述第二沟槽中的第二导电类型的半导体外延材料组成各第二导电类型柱层，各第二导电类型柱层之间的所述第一导电类型的半导体外延层组成各第一导电类型柱层，各所述第一导电类型柱层和各所述第二导电类型柱层呈交替排列的结构。进ー步的改进是，所述半导体基底为硅基底，所述半导体外延层为硅外延层，所述半导体外延材料为硅外延材料。进ー步的改进是，各所述第一沟槽的侧壁和底部的晶面指数、各所述第二沟槽各位置处的侧壁和底部的晶面指数和所述半导体基底的晶面指数所属的晶面族为{100}。进ー步的改进是，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所 述第二导电类型为N型。进ー步的改进是，每两个相邻的所述第二沟槽间的距离相同、或者不同。进ー步的改进是，各所述第二沟槽的宽度都等于所述第一沟槽的宽度。进ー步的改进是，填充于各所述第一沟槽的各所述第二导电类型柱层的电阻率均匀、或者不均匀。进ー步的改进是，在所述电流流动区中还包括一第二导电类型的背栅形成于各所述第二导电类型柱层上部或所述背栅形成于各所述第二导电类型柱层上部并延伸到各所述第二导电类型柱层上部两侧的所述第一导电类型柱层中。一第一导电类型的源区形成于各所述背栅中。绝缘控制电极，形成于所述电流流动区的所述半导体外延层上部，该绝缘控制电极由栅介质层和栅极组成；所述绝缘控制电极覆盖各所述背栅的一部分并形成沟道区，该沟道区用于形成沟道电流将所述源区和各所述第一导电类型柱层连接起来。绝缘钝化层，覆盖在所述绝缘控制电极的顶部和周围。源扱，由连续覆盖在所述绝缘钝化层之上并和所述源区连接的第一金属层组成。漏扱，由形成于所述半导体基底的背面的第二金属层组成。本发明通过将超级结器件的終端结构的各第二沟槽的四角的拐角连线设置为由多条互相垂直的第一短边和第二短边交替连接的结构，且使第一短边和第二短边和电流流动区的第一沟槽平行或垂直，能使得各第一沟槽的侧壁和底部的晶面指数、各第二沟槽各位置处的侧壁和底部的晶面指数和半导体基底的晶面指数都属于同一晶面族；相对于现有技术中终端结构的沟槽的拐角处的晶面指数会变化而使外延层填充速率会变化的缺陷，本发明能实现第二沟槽的拐角处的外延层填充速率和沟槽的其它位置处的外延层填充速率都相同，从而能实现沟槽的各处的外延层均匀填充，能消除第二沟槽的拐角处由于填充不均匀而产生的缺陷，从而能提高器件的性能。
下面结合附图和具体实施方式
对本发明作进ー步详细的说明图1是现有超级结器件的拐角区域俯视图；图2是现有超级结器件的拐角区域填充照片；图3是本发明实施例超级结器件的截面图；图4是本发明实施例超级结器件的拐角区域俯视图；图5是本发明实施例超级结器件的拐角区域填充照片。
具体实施例方式如图3所示，是本发明实施例超级结器件的截面图；如图4所示，是本发明实施例超级结器件的拐角区域俯视图。本发明实施例超级结器件为ー超级结NMOS器件包括
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一 N型的半导体基底I。本发明实施例中所述半导体基底I为硅基底，所述半导体基底I的掺杂电阻率为0. 001欧姆 厘米 0. 009欧姆 厘米，掺杂杂质为As或Sb。形成于所述半导体基底I上的具有N型的半导体外延层2。该半导体外延层2为硅外延层，该半导体外延层2的电阻率为I欧姆 厘米 10欧姆 厘米、掺杂杂质为磷。在所述半导体外延层2上形成有电流流动区和終端结构。所述电流流动区包括多个平行排列的第一沟槽3a。每两个相邻的所述第一沟槽3a间的距离都为距离一，各所述第一沟槽3a的宽度都相同。所述终端结构包括多个平行排列且呈环状结构的第二沟槽4a，各所述第二沟槽4a依次环绕于所述电流流动区的四周。在俯视平面上，各所述第二沟槽4a为矩形的四角有拐角连线的环状结构，各所述第二沟槽4a包括ニ个相互平行的第一平行边41a、ニ个相互平行的第二平行边、四个拐角连线，所述第一平行边41a和所述第二平行边垂直，四个所述拐角连线分别连接一个所述第一平行边41a和一个所述第二平行边；各所述第一沟槽3a和各所述第二沟槽4a的第一平行边41a平行。各所述拐角连线由多条第一短边42a和多条第二短边42b相连而成，各所述第一短边42a都和所述第一平行边41a平行，各所述第二短边42b都和所述第二平行边平行；各所述拐角连线的一端通过一条所述第二短边42b和所述第一平行边41a相连、另一端通过一条所述第一短边42a和所述第二平行边相连；各所述拐角连线的中间位置处的各所述第ー短边42a和各所述第二短边42b呈交替连接的结构，各所述拐角连线的不同位置处的各所述第一短边42a和各所述第二短边42b的长度能够相同或不同，各所述拐角连线的同一侧的不同位置处的连接点位于同一条弧线上，该弧线相对于所述电流流动区呈外凸结构。各所述第一沟槽3a的侧壁和底部的晶面指数、各所述第二沟槽4a各位置处的侧壁和底部的晶面指数和所述半导体基底I的晶面指数属于同一晶面族{100}。各所述第二沟槽4a的宽度都等于所述第一沟槽3a的宽度，本发明实施例中各沟槽即各所述第一沟槽3a和各所述第二沟槽4a的宽度为I微米 10微米，较佳实施例为各沟槽的宽度为5微米。每两个相邻的所述第二沟槽4a间的距离相同，也能够不同。在各所述第一沟槽3a和各所述第二沟槽4a中都填充有P型的半导体外延材料，该半导体外延材料为掺有硼杂质的娃外延材料。由填充于各所述第一沟槽3a中的P型的半导体外延材料组成各P型柱层3，各所述P型柱层3的电阻率均匀，也能为不均匀。由填充于各所述第二沟槽4a中的P型的半导体外延材料组成各P型柱层4。各P型柱层3或4之间的所述N型的半导体外延层2组成各N型柱层，各所述N型柱层和各所述P型柱层3或4呈交替排列的结构。由于各所述第二沟槽4a的各所述拐角连线处的各连接位置都为垂直结构，即由垂直的第一短边42a和第二短边42b相连而成，故能保证各所述第二沟槽4a的晶面指数属于晶面族{ 100}，能使各P型柱层4在拐角位置处良好填充，能消除该位置处的缺陷。如图5所示，是本发明实施例超级结器件的拐角区域填充照片，和图2相比，本发明实施例器件没有空洞。 在所述电流流动区中还包括一 P型的背栅6也即基极区，所述背栅6形成于各所述P型柱层3上部或所述背栅6形成于各所述P型柱层3上部并延伸到各所述P型柱层3上部两侧的所述N型柱层中。一 N型的源区5形成于各所述背栅6中。绝缘控制电极8，形成于所述电流流动区的所述半导体外延层2上部，该绝缘控制电极8由栅介质层10和栅极9组成。所述绝缘控制电极8覆盖各所述背栅6的一部分并形成沟道区，该沟道区用于形成沟道电流将所述源区5和各所述N型柱层连接起来。绝缘钝化层7，覆盖在所述绝缘控制电极8的顶部和周围。源极11，由连续覆盖在所述绝缘钝化层7之上并和所述源区5连接的第一金属层组成。漏极12，由形成于所述半导体基底I的背面的第二金属层组成。本发明实施例超级结器件的制造エ艺包括如下步骤如图3所示，选用N型的硅基底作为半导体基底I，所述半导体基底I为浓掺杂，掺杂电阻率为0. 001欧姆 厘米 0. 009欧姆 厘米，掺杂杂质为As或Sb。在所述半导体基底I的晶面指数为(100)的晶面上生长N型的半导体外延层2。该半导体外延层2为硅外延层，该半导体外延层2的电阻率为I欧姆 厘米 10欧姆 厘米、掺杂杂质为磷。该半导体外延层2的厚度为50微米。在所述半导体外延层2形成源区5和背栅6。然后生长深沟槽刻蚀阻挡层(硬掩膜)或CMP研磨阻挡层，该阻挡层能为氧化物、氮化物或氮氧化物。该阻挡层可以是单层的，也可以是多层的，例如第一氧化物+第二氧化物或氧化物+氮化物或氧化物+氮化物+氧化物。然后定义深沟槽刻蚀区域，进行深沟槽刻蚀形成各第一沟槽3a和各第二沟槽4a，各第二沟槽4a的各拐角连线处的各连接位置都为垂直结构，即由垂直的第一短边42a和第ニ短边42b相连而成。最后形成的各所述第一沟槽3a和各所述第二沟槽4a的侧壁的晶面指数都属于晶面族{ 100 }。各第一沟槽3a和各第二沟槽4a的宽度都为5微米，即各所述第ニ沟槽4a的各所述拐角连线的第一短边42a和第二短边42b的宽度也都为5微米；各第一沟槽3a和各第二沟槽4a的深度都是45微米。各第一沟槽3a的间距相同也即每两个相邻的所述第一沟槽3a间的距离都相同。各第二沟槽4a的间距可以相同也可以不同。刻蚀后去除光刻胶(如果有)和部分或全部硬掩膜，然后采用外延生长エ艺在所述半导体基底I的正面形成P型的半导体外延材料；该半导体外延材料为掺有硼杂质的娃外延材料。由于各所述第一沟槽3a和各所述第二沟槽4a的侧壁的晶面指数都属于晶面族{ 100}，故该半导体外延材料能将各所述第一沟槽3a和各所述第二沟槽4a完全填充，并不会在各所述第二沟槽4a的拐角处形成空洞等缺陷。由填充于各所述第一沟槽3a中的P型的半导体外延材料组成各P型柱层3，各所述P型柱层3的电阻率均匀，也能为不均匀。由填充于各所述第二沟槽4a中的P型的半导体外延材料组成各P型柱层4。各P型柱层3或4之间的所述N型的半导体外延层2组成各N型柱层，各所述N型柱层和各所述P型柱层3或4呈交替排列的结构。所述半导体外延材料填充后采用化学机械研磨(CMP)エ艺进行平坦化，平坦化后各所述第一沟槽3a和各所述第二沟槽4a外部的所述半导体外延材料被去除。平坦化后采用刻蚀エ艺完全去除硬掩膜。接下来生长栅极介质层10 (如ニ氧化硅)和栅电极9 (如多晶硅)，然后定义绝缘控制电极区域进行刻蚀，以形成绝缘控制电极 8。生长绝缘钝化层7并进行图形化刻蚀，使其完全覆盖绝缘控制电极8。然后淀积第一金属层如铝并进行图形化刻蚀形成源极11。最后对半导体基底I进行背面减薄并淀积第二金属层如银合金形成漏极12。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
权利要求
1.一种超级结器件，其特征在于，包括 具有第一导电类型的半导体基底； 形成于所述半导体基底上的具有第一导电类型的半导体外延层； 在所述半导体外延层上形成有电流流动区和终端结构；所述电流流动区包括多个平行排列的第一沟槽；每两个相邻的所述第一沟槽间的距离都为距离一，各所述第一沟槽的宽度都相同；所述终端结构包括多个平行排列且呈环状结构的第二沟槽，各所述第二沟槽依次环绕于所述电流流动区的四周； 在俯视平面上，各所述第二沟槽为矩形的四角有拐角连线的环状结构，各所述第二沟槽包括二个相互平行的第一平行边、二个相互平行的第二平行边、四个拐角连线，所述第一平行边和所述第二平行边垂直，四个所述拐角连线分别连接一个所述第一平行边和一个所述第二平行边；各所述第一沟槽和各所述第二沟槽的第一平行边平行； 各所述拐角连线由多条第一短边和多条第二短边相连而成，各所述第一短边都和所述第一平行边平行，各所述第二短边都和所述第二平行边平行；各所述拐角连线的一端通过一条所述第二短边和所述第一平行边相连、另一端通过一条所述第一短边和所述第二平行边相连；各所述拐角连线的中间位置处的各所述第一短边和各所述第二短边呈交替连接的结构，各所述拐角连线的不同位置处的各所述第一短边和各所述第二短边的长度能够相同或不同，各所述拐角连线的同一侧的不同位置处的连接点位于同一条弧线上，该弧线相对于所述电流流动区呈外凸结构； 各所述第一沟槽的侧壁和底部的晶面指数、各所述第二沟槽各位置处的侧壁和底部的晶面指数和所述半导体基底的晶面指数属于同一晶面族；在各所述第一沟槽和各所述第二沟槽中都填充有第二导电类型的半导体外延材料，由填充于各所述第一沟槽和各所述第二沟槽中的第二导电类型的半导体外延材料组成各第二导电类型柱层，各第二导电类型柱层之间的所述第一导电类型的半导体外延层组成各第一导电类型柱层，各所述第一导电类型柱层和各所述第二导电类型柱层呈交替排列的结构。
2.如权利要求1所述的超级结器件，其特征在于所述半导体基底为硅基底，所述半导体外延层为娃外延层，所述半导体外延材料为娃外延材料。
3.如权利要求1或2所述的超级结器件，其特征在于各所述第一沟槽的侧壁和底部的晶面指数、各所述第二沟槽各位置处的侧壁和底部的晶面指数和所述半导体基底的晶面指数所属的晶面族为{100}。
4.如权利要求1或2所述的超级结器件，其特征在于所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。
5.如权利要求1或2所述的超级结器件，其特征在于每两个相邻的所述第二沟槽间的距离相同、或者不同。
6.如权利要求1或2所述的超级结器件，其特征在于各所述第二沟槽的宽度都等于所述第一沟槽的宽度。
7.如权利要求1或2所述的超级结器件，其特征在于填充于各所述第一沟槽的各所述第二导电类型柱层的电阻率均匀、或者不均匀。
8.如权利要求1所述的超级结器件，其特征在于在所述电流流动区中还包括 一第二导电类型的背栅形成于各所述第二导电类型柱层上部或所述背栅形成于各所述第二导电类型柱层上部并延伸到各所述第二导电类型柱层上部两侧的所述第一导电类型柱层中； 一第一导电类型的源区形成于各所述背栅中； 绝缘控制电极，形成于所述电流流动区的所述半导体外延层上部，该绝缘控制电极由栅介质层和栅极组成；所述绝缘控制电极覆盖各所述背栅的一部分并形成沟道区，该沟道区用于形成沟道电流将所述源区和各所述第一导电类型柱层连接起来； 绝缘钝化层，覆盖在所述绝缘控制电极的顶部和周围； 源极，由连续覆盖在所述绝缘钝化层之上并和所述源区连接的第一金属层组成； 漏极，由形成于所述半导体基底的背面的第二金属层组成。
全文摘要
本发明公开了一种超级结器件，器件的终端结构的各第二沟槽的四角的拐角连线设置为由多条互相垂直的第一短边和第二短边交替连接的结构，且使第一短边和第二短边和电流流动区的第一沟槽平行或垂直，能使得各第一沟槽的侧壁和底部的晶面指数、各第二沟槽各位置处的侧壁和底部的晶面指数和半导体基底的晶面指数都属于同一晶面族。本发明能实现第二沟槽的拐角处的外延层填充速率和沟槽的其它位置处的外延层填充速率都相同，从而能实现沟槽的各处的外延层均匀填充，能消除第二沟槽的拐角处由于填充不均匀而产生的缺陷，从而能提高器件的性能。
文档编号H01L29/40GK103035680SQ20121013989
公开日2013年4月10日 申请日期2012年5月8日 优先权日2012年5月8日
发明者姚亮, 刘继全, 于源源 申请人:上海华虹Nec电子有限公司